[发明专利]印刷电路板设计的叠层重组方法、装置、设备及存储介质

说明书

本发明公开了一种印刷电路板设计的叠层重组方法、装置、设备及计算机可读存储介质，该方法包括：从目标PCB设计文件中提取并记录表层设计信息；其中，表层设计信息包括零件信息、逻辑线信息和板卡信息；获取重组PCB设计文件；在重组PCB设计文件中创建表层设计信息对应的PCB表层内容；本发明通过在重组PCB设计文件中创建从目标PCB设计文件提取的表层设计信息对应的PCB表层内容，可以利用从PCB设计原文件中提取的表层设计信息在重组PCB设计文件中生成新的PCB表层内容，从而代替现有人工手动删除PCB设计原文件中叠层的方式，避免了删除叠层所需的大量时间，提高了处理效率。

技术领域

本发明涉及印刷电路板设计技术领域，特别涉及一种印刷电路板设计的叠层重组方法、装置、设备及计算机可读存储介质。

背景技术

随着现代社会科技的发展，印刷电路板(Printed Circuit Board，PCB)的运用越来越广泛。目前在市场上有多款PCB设计软件，如Cadence(一种PCB设计软件)软件；Cadence软件作为业界应用最广泛的软件，不仅是它拥有强大的功能和多款相关软件做支撑，还因为它提供了开放式的二次开发接口和较为完善的开发语言库，用户可根据自身的需要进行二次开发。skill语言是Cadence软件内置的一种基于C语言和LISP语言的高级编程语言，Cadence软件为skill语言提供了丰富的交互式函数，研究skill语言继而编写工具，投入应用可以大大提高工作效率。

PCBA工厂在焊接零件时，需要根据PCB设计文件检查PCB板卡上零件焊接位置是否正确，而PCB设计原文件属于设计的机密文件，对外往往是不能随便外发的；因此，目前采取的措施都是把PCB设计原文件经过处理后发送给PCBA工厂，比如只保留原文件的表层设计，即顶(top)层面和底(bottom层面)，中间层面设计全部删除的方式。

现有技术中，往往需要通过人工手动删除PCB设计原文件中的内层设计，只保留表层设计；而如主板设计的PCB设计原文件的文件很大，需要先删除clines(具有电气特性的线段)、vias(导通孔)和shape(表面铜皮)，然后在删除相应的叠层，在删除clines、vias和shape时速度很慢，非常消耗时间，而且软件有时会发生卡死的情况，即便在软件正常运行不卡死的情况下，大型主板删掉一层可能需要2个多小时，效率非常低。因此，如何能够方便快捷的得到能够发送到PCBA工厂的PCB设计文件，在达到人工手动删除PCB设计原文件的效果的基础上，节省时间，是现今急需解决的问题。

发明内容

本发明的目的是提供一种印刷电路板设计的叠层重组方法、装置、设备及计算机可读存储介质，以方便快捷的得到能够发送到PCBA工厂的PCB设计文件，在达到人工手动删除PCB设计原文件的效果的基础上，节省时间。

为解决上述技术问题，本发明提供一种印刷电路板设计的叠层重组方法，包括：

从目标PCB设计文件中提取并记录表层设计信息；其中，所述表层设计信息包括零件信息、逻辑线信息和板卡信息；

获取重组PCB设计文件；

在所述重组PCB设计文件中创建所述表层设计信息对应的PCB表层内容。

可选的，所述从目标PCB设计文件中提取表层设计信息，包括：

从所述目标PCB设计文件中提取并记录所述零件信息；其中，所述零件信息包括每个零件的零件名信息、零件位置中心坐标信息、零件角度信息、零件封装信息和零件所在层面信息；

从所述目标PCB设计文件中提取并记录所述逻辑线信息；其中，所述逻辑线信息包括每条逻辑线的逻辑线名信息和所连pin脚信息；

从所述目标PCB设计文件中提取并记录所述板卡信息；其中，所述板卡信息包括板卡规格信息、板卡轮廓信息和板卡参考点坐标信息。