[发明专利]一种部分耗尽绝缘体上硅的体接触结构及其制作方法

说明书

本发明涉及半导体技术领域，尤其涉及一种部分耗尽绝缘体上硅的体接触结构及制作方法，该部分耗尽绝缘体上硅的体接触结构，包括：底硅层、位于底硅层上的埋氧层、埋氧层上方的体区、源区、漏区、P+体接触区以及两个第一浅沟槽隔离区；体区位于所述埋氧层上方中部；源区和所述漏区分别位于体区相对的两端，两个第一浅沟槽隔离区分别嵌入体区另一相对的两端，且两个第一浅沟槽隔离区的深度小于体区的深度；P+体接触区位于源区外侧且位于埋氧层上方，使得体区与P+体接触区连接，在体区内积累的空穴会泄露到该P+体接触区，能够更好的钳制体区电位，使得阈值电压不会大幅降低，寄生双极晶体管也不易于被触发导通，进而能够很好地抑制浮体效应。

技术领域

本发明涉及半导体技术领域，尤其涉及一种部分耗尽绝缘体上硅的体接触结构。

背景技术

绝缘体上硅(SOI，silicon-on-insulator)是指在绝缘衬底上形成一层单晶硅薄膜，或者是单晶硅薄膜被绝缘层从支撑的硅衬底中分开而形成的材料结构。

SOI器件与体硅器件的差别主要是由隐埋氧化层(BOX)的引入导致的，其特点如下：1，隐埋氧化层隔离了器件的有源区和衬底；2，隐埋氧化层代替了衬底与源、漏的直接接触；3，有源区由整个衬底变为了一层薄硅膜，因此，与体硅技术相比，SOI CMOS技术具有无闩锁、高速、低功耗、小型化和抗辐照等优点。

该SOI器件分为全耗尽和部分耗尽两种，全耗尽器件因为工作时硅膜全部耗尽，阈值电压对硅膜厚度非常敏感，因此，阈值电压不容易控制，而且全耗尽SOI器件因为硅膜非常薄，其电学特定可能会受到硅膜不均性的影响。因此，部分耗尽型SOI器件更适合大规模生产应用，但部分耗尽SOI器件工作时会产生浮体效应，浮体效应会引起kink现象、BJT放大、漏击穿电压降低、GIDL电流增大等，严重影响器件的性能，甚至使器件失效。

因此，如何降低浮体效应是目前亟待解决的技术问题。

发明内容

鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的部分耗尽绝缘体上硅的体接触结构及其制作方法。

一方面，本发明提供了一种部分耗尽绝缘体上硅的体接触结构，包括：

底硅层、位于底硅层上的埋氧层、所述埋氧层上方的体区、源区、漏区、P+体接触区以及两个第一浅沟槽隔离区；

所述体区位于所述埋氧层上方中部；

所述源区和所述漏区分别位于所述体区相对的两端，所述两个第一浅沟槽隔离区分别嵌入所述体区另一相对的两端，且所述两个第一浅沟槽隔离区的深度小于所述体区的深度；

所述P+体接触区位于所述源区外侧且位于所述埋氧层上方，与所述体区相接触。

进一步地，所述源区的深度和所述漏区的深度均与所述体区的深度相等；或者

所述源区的深度和所述漏区的深度均小于所述体区的深度。

进一步地，还包括：

位于所述体区中部上方，且位于所述源区和漏区之间的栅区。

进一步地，还包括：

位于所述源区和所述P+体接触区上方的金属硅化物层，用于将所述源区与所述P+体接触区电连接。

进一步地，还包括：

位于所述埋氧层上方，且位于所述两个第一浅沟槽隔离区外侧、所述漏区外侧和所述P+体接触区外侧的环形第二浅沟槽隔离区，所述第二浅沟槽隔离区的深度大于所述第一浅沟槽隔离区的深度，且所述第二浅沟槽隔离区109的深度到达所述埋氧层。

进一步地，所述源区为N型源区，所述漏区为N型漏区。