[发明专利]一种集成电路电路图设计的保护方法

说明书

本发明公开了一种集成电路电路图设计的保护方法，应用于单元库的设计端，单元库包括多个单元，每个单元包括电路图视图，所述方法包括：针对于每个单元的电路图视图，导出仿真器网表文件；利用仿真器加密程序对仿真器网表文件进行加密，得到加密网表文件；为单元创建符号视图和仿真器视图；将每个单元的加密网表文件、符号视图、仿真器视图发送给协作端，以使协作端通过调用符号视图创建集成电路图，并在对集成电路图进行仿真时，调用加密网表文件进行解密，基于仿真器视图获得解密后的网表文件，基于解密后的网表文件仿真集成电路图。本申请解决了现有技术中缺少一种能够可靠地保护核心的集成电路电路图设计的保护方案的技术问题。

技术领域

本发明涉及集成电路设计的技术领域，尤其涉及一种集成电路电路图设计的保护方法。

背景技术

随着集成电路的设计要求变得越来越复杂，设计项目的规模越来越大，整个设计将分发给多个人，以进行协作开发，在协作开发的同时，某些集成电路的设计细节又不希望被对方获得，由此，在集成电路的设计开发过程中将涉及到一个新的问题，也就是电路图设计的保护，例如：抗辐射加固单元库中电路图的加固设计作为核心的技术，需要保护。

现有技术中，通常采用以下两种方式进行保护：

第一、采用混淆技术进行电路图设计的保护，例如：插入赘余电路、器件等效替换、器件无规则排列、连接线打断、使用无意义的标识等方式。该方法的优点是使得电路图具有很大的阅读和分析障碍，籍此具有电路图设计的保护能力，但是该方案存在以下缺点：

(1)插入的赘余电路会引入不必要的寄生等副作用，因此，在功能等价性上会有影响。

(2)用户得到电路图，通过逆向工程和分析等手段，依然可以获得原始电路图相当多的信息，因此，在技术上存在电路图设计泄漏的风险。

第二、行为级语言描述，使用例如verilog等行为级语言描述集成电路单元库中的单元的功能，代替电路图。由于电路图是晶体管级的描述，而verilog等行为级语言描述更抽象，因此缺少了结构上的细节，在精确性上有不足。

因此，现有技术中，缺少一种能够可靠地保护核心的集成电路电路图设计的方案，以使得协作方可以使用设计，但是不能够通过逆向等方式获得设计的细节。

发明内容

本申请实施例通过提供一种集成电路电路图设计的保护方法，解决了现有技术中缺少一种能够可靠地保护核心的集成电路电路图设计的保护方案的技术问题。

一方面，本申请通过本申请的一实施例提供如下技术方案：

一种集成电路电路图设计的保护方法，应用于单元库的设计端，所述单元库包括多个单元，所述多个单元中的每个单元包括电路图视图，所述方法包括：针对于所述每个单元的电路图视图，通过所述电路图视图导出仿真器网表文件；利用仿真器加密程序对所述仿真器网表文件进行加密，得到加密网表文件；为所述单元创建符号视图；为所述单元创建仿真器视图；将所述单元库中的所述每个单元对应的所述加密网表文件、所述符号视图、所述仿真器视图发送给协作端，以使所述协作端通过调用所述符号视图创建集成电路图，并在对所述集成电路图进行仿真时，调用所述符号视图对应的所述加密网表文件进行解密，基于所述符号视图对应的所述仿真器视图获得解密后的网表文件，基于所述解密后的网表文件仿真所述集成电路图，其中，所述仿真器视图用于提供所述解密后的网表文件的文件结构。

在一个实施例中，所述电路图视图包括所述单元的器件、器件的连接信息及端口信息；所述为所述单元创建符号视图，包括：确定视图图形；利用所述视图图形替换所述电路图视图中，所述单元的器件、器件的连接信息，并保留所述端口信息，得到所述符号视图。

在一个实施例中，所述电路图视图包括所述单元的端口信息；所述为所述单元创建仿真器视图，包括：获取所述单元的端口信息；基于所述单元的端口信息，生成所述单元的仿真器视图。