[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供第一晶圆，所述第一晶圆背面具有焊盘区；形成绝缘介质层和插栓结构于所述第一晶圆背面的焊盘区，所述绝缘介质层覆盖所述第一晶圆背面的焊盘区并暴露所述插栓结构，所述插栓结构形成于至少从所述第一晶圆的背面延伸至所述第一晶圆内的开孔中；形成第一开口于所述绝缘介质层中，所述第一开口暴露出所述第一晶圆的背面；以及，形成焊盘于所述绝缘介质层上，所述焊盘与所述插栓结构电性连接，且焊盘与所述第一开口暴露出的所述第一晶圆的背面接触。本发明的技术方案使得在降低半导体器件的寄生电容的同时，还能避免增大刻蚀工艺的难度。

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

对于半导体技术而言，寄生电容一直是限制一些器件性能提升的因素之一。特别是对于需要在高频率下工作的半导体器件，其输入/输出端(I/O)的金属板结构的寄生电容(Pad CIO,Capacitance of Input/Output)会严重影响传输速率。

以应用3D IC(三维集成电路封装)技术开发的光学器件为例，目前，3D IC技术已经是一个非常有发展潜力和具有丰富可拓展性的技术平台和架构。比如，目前已经非常成熟的3D IC CIS(CMOS Image Sensor，CMOS图像传感器)技术和产品以及3D IC NAND Flash技术和产品，通过应用3D IC技术将像素晶圆和逻辑晶圆进行键合，使得芯片的性能和面积利用率都得到了非常大的提升。

参阅图1，现有的一种3D IC技术的焊盘区的制作工艺包括：

步骤S11，提供第一晶圆和第二晶圆，第一晶圆包括第一衬底110和形成于第一衬底110正面的第一器件层111，第二晶圆包括第二衬底120和形成于第二衬底120正面的第二器件层121，在第一器件层111和第二器件层121上均形成一键合层(未图示)；

步骤S12，将第一晶圆和第二晶圆通过键合层进行键合；

步骤S13，对第一晶圆背面的第一衬底110进行减薄；

步骤S14，覆盖绝缘介质层112于减薄后的第一衬底110的背面上；

步骤S15，在第一晶圆背面的第一衬底110中形成多个通孔插栓结构113，具体地，先刻蚀绝缘介质层112和第一衬底110形成通孔(未图示)，再对通孔进行填充，以形成贯穿绝缘介质层112和第一衬底110的通孔插栓结构113，且通孔插栓结构113中的金属层1132的底部与第一器件层111中的导电插栓115和金属互连结构116电性连接，金属层1132和衬底110之间还夹有绝缘材料层1131；

步骤S16，形成焊盘114于绝缘介质层112上，且焊盘114与金属层1132的顶部电性连接。

从上述步骤可知，在形成通孔插栓结构113时，绝缘介质层112的厚度不能太厚，否则对于刻蚀形成通孔的工艺具有很大的挑战。同时，结合图1和图2可看出，与通孔插栓结构113电性连接的焊盘114的面积很大，焊盘114、绝缘介质层112与第一衬底110之间形成了寄生电容的结构，如下为平行板电容器的计算公式：

C＝ε*ε0*(S/d)，

式中：C为寄生电容，ε为介质材料(即绝缘介质层112)的介电常数，ε0为真空介电常数，S为平行板面积(即焊盘114所覆盖的绝缘介质层112的面积)，d为两平行板之间的距离(即绝缘介质层112的厚度)。

根据上述平行板电容器的计算公式可知，当绝缘介质层112的厚度d减小时，寄生电容C增大，由此会降低半导体器件I/O端的信号传输速率；当绝缘介质层112的厚度d增大时，寄生电容C减小，进而提高半导体器件I/O端的信号传输速率。但是，当绝缘介质层112的厚度d增大时，会导致在形成通孔插栓结构113的过程中增大刻蚀形成通孔的工艺难度。