[发明专利]半导体存储装置

说明书

实施方式提供能够提高动作可靠性并能够缩小存储单元阵列区域的半导体存储装置。实施方式的半导体存储装置具备在存储槽(MST0a)中以排列间距为规定距离(P)的方式沿X方向排列且沿Z方向延伸的多个存储柱(MP0a)、和在存储槽(MST1a)中以排列间距为规定距离(P)的方式沿X方向排列且沿Z方向延伸的多个存储柱(MP1a)。存储柱(MP1a)的排列相对于存储柱(MP0a)的排列在X方向错开比规定距离(P)的一半短的距离。

本申请以日本专利申请2020-051004号(申请日：2020年3月23日)作为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

实施方式涉及半导体存储装置。

背景技术

公知有一种存储单元被三维排列而成的半导体存储装置。

发明内容

本发明要解决的课题在于，提供一种能够提高动作可靠性且能够缩小存储单元阵列区域的半导体存储装置。

实施方式的半导体存储装置具备：多个第一导电层，在基板上沿第一方向层叠，并向与所述第一方向交叉的第二方向延伸；多个第二导电层，在所述基板上沿所述第一方向层叠，并向所述第二方向延伸，在和所述第二方向交叉的第三方向上与所述多个第一导电层分离配置；多个第三导电层，与所述第一导电层和所述第二导电层电连接，并在所述基板上沿所述第一方向层叠；第一绝缘层以及第二绝缘层，沿所述第一方向和所述第二方向延伸，并以夹着所述第一导电层的方式沿所述第三方向排列；第三绝缘层以及第四绝缘层，沿所述第一方向和所述第二方向延伸，并以夹着所述第二导电层的方式沿所述第三方向排列；第一绝缘区域以及第二绝缘区域，沿所述第一方向延伸，以夹着所述第三导电层的方式排列；多个第一柱，在所述第一绝缘层中以排列间距为第一距离的方式沿所述第二方向排列，并沿所述第一方向延伸；以及多个第二柱，在所述第二绝缘层中以排列间距为所述第一距离的方式沿所述第二方向排列，并沿所述第一方向延伸，所述第二柱的排列相对于所述第一柱的排列在所述第二方向上错开比所述第一距离的一半短的第二距离。

附图说明

图1是表示第一实施方式的半导体存储装置的电路结构的框图。

图2是第一实施方式中的存储单元阵列内的模块的电路图。

图3是第一实施方式中的存储单元阵列内的布局的概略图。

图4是表示第一实施方式中的存储单元阵列内的存储阵列区域与连接(hook-up)区域的一部分的俯视图。

图5是第一实施方式中的存储单元阵列内的模块的沿着Y方向的剖视图。

图6是第一实施方式中的存储单元阵列内的模块的沿着X方向的剖视图。

图7是第一实施方式中的模块内的存储柱的沿着XY面的剖视图。

图8是第一实施方式中的模块内的存储柱的沿着YZ面的剖视图。

图9是第一实施方式中的模块内的存储柱的等效电路图。

图10是第一实施方式中的存储单元阵列内的存储阵列区域的平面布局。

图11是表示第一实施方式中的存储阵列区域的排列于存储槽的存储柱MP的图。

图12是表示第一实施方式中的存储阵列区域的与存储柱连接的位线的图。

图13是第二实施方式中的存储单元阵列内的存储阵列区域的平面布局。

图14是表示第二实施方式中的存储阵列区域的排列于存储槽的存储柱MP的图。

图15是表示第二实施方式中的存储阵列区域的与存储柱连接的位线的图。

具体实施方式