[发明专利]具有等势浮空槽的低阻器件及其制造方法

说明书

本发明提供一种具有等势浮空槽的低阻器件，包括：第一导电类型半导体衬底、第一导电类型阱区、第一导电类型源端重掺杂区，第二导电类型漂移区、第二导电类型阱区、第二导电类型源端重掺杂区，第二导电类型漏端重掺杂区，第一介质氧化层、第二介质氧化层、第三介质氧化层，浮空场板多晶硅电极、控制栅多晶硅电极，源极金属，漏极金属，金属条；第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，分布在整个第二导电类型漂移区中；在相同长度下，介质层能够承受更高的击穿电压，同时浮空电极能够调制漂移区电势分布，使得电势分布均匀，进一步提高了器件耐压，浮空场板辅助耗尽还可以提高漂移区注入剂量，从而降低比导通电阻。

技术领域

本发明属于功率半导体领域，主要提出了具有等势浮空槽的低阻器件及其制造方法。

背景技术

功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。横向器件由于源极、栅极、漏极都在芯片表面，易于通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要求器件具有高的击穿电压，低的比导通电阻。较高的击穿电压需要器件有较长的漂移区长度和较低的漂移区掺杂浓度，但这也导致了器件的比导通电阻增大。

为了缓解这一矛盾，有研究者在LDMOS横向漂移区中引入了介质槽。介质槽可以承受大部分横向耐压的同时缩短器件横向尺寸，大幅度降低芯片的面积。但是传统的介质槽LDMOS其比导通电阻仍然较大，未能进一步缓解耐压与比导通电阻的矛盾。本发明根据MIS结构与垂直场板结构的工作机理，提出了一种具有等势浮空槽的低阻器件及其制造方法。所述器件在漂移区中引入介质层相连的纵向场板阵列，较常规介质槽横向器件具有更高的击穿电压和更低的比导通电阻，其制造方法也较为简单。

发明内容

本发明在漂移区中引入介质层相连的纵向等势浮空场板阵列，提出具有等势浮空槽的低阻器件新结构，该结构使得器件获得较大的平均电场，耐压提高，比导降低。

为实现上述发明目的，本发明技术方案如下：

具有等势浮空槽的低阻器件，包括：

第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，浮空场板多晶硅电极41、控制栅多晶硅电极42，源极金属51，漏极金属52，金属条53；

其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，源极金属51位于第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23的上表面；第二导电类型漏端重掺杂区24位于第一导电类型阱区22中，漏极金属52位于第二导电类型漏端重掺杂区24的上表面；第二介质氧化层32位于第一导电类型阱区12上方，并且左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；

第一介质氧化层31和浮空场板多晶硅电极41构成纵向浮空场板，且第一介质氧化层31包围浮空场板多晶硅电极41，所述纵向浮空场板分布在整个第二导电类型漂移区21中，形成具有等势浮空槽的耐压层。

作为优选方式，纵向浮空场板底端与第一导电类型半导体衬底11之间留有距离，形成底部的导电通路，且纵向浮空场板深度可以调节。