[发明专利]一种跨时钟域数据同步电路、方法及设备

权利要求书

1.一种跨时钟域数据同步电路，其特征在于，包括数据分片模块、数据编码模块、与所述数据编码模块连接的数据同步模块、与所述数据同步模块连接的数据解码模块；

所述数据分片模块，根据待同步数据的位宽，以及预设的每片数据片的单位位宽，计算得到计算值；对所述待同步数据进行数据分片得到所述计算值的数据片，生成所述计算值的所述数据编码模块、所述数据同步模块，其中，针对每个所述数据编码模块都存在一一对应的所述数据同步模块，用来处理一个所述数据片；

所述数据编码模块，对输入的所述数据片进行编码，得到编码数据片；每个所述数据编码模块都连接有一一对应的所述数据同步模块，在所述数据同步模块接收到编码数据片后，对所述编码数据片进行跨时钟域同步；

所述数据同步模块，对所述编码数据片进行跨时钟域同步，得到同步数据片；

所述数据解码模块，对若干个所述同步数据片进行连续性确认，并在确认连续性完整后，对所述若干个同步数据片进行解码并整合。

2.根据权利要求1所述的电路，其特征在于，所述待同步数据的位宽不小于128bit，所述单位位宽为64bit。

3.根据权利要求1所述的电路，其特征在于，所述数据同步模块还用于，将所述同步数据片以及对应的数据片标识发送至所述数据解码模块；

所述数据解码模块，基于所述数据片标识对对若干个所述同步数据片进行连续性确认。

4.根据权利要求3所述的电路，其特征在于，每个所述数据同步模块中设置有相应的FIFO，所述FIFO的位宽不小于所述单位位宽与所述数据片标识对应的位宽的和。

5.根据权利要求1所述的电路，其特征在于，所述数据解码模块还用于，在确认连续性不完整后，进行报错并丢弃当前帧的数据。

6.根据权利要求1所述的电路，其特征在于，所述数据编码模块，使用独热码或格雷码对输入的所述数据片进行编码。

7.根据权利要求1所述的电路，其特征在于，所述数据同步模块还用于，进行数据缓冲。

8.一种跨时钟域数据同步方法，其特征在于，应用如权利要求1-7中任意一项权利要求所述的电路执行跨时钟域数据同步，所述方法包括：

通过数据分片模块，根据待同步数据的位宽，以及预设的每片数据片的单位位宽，计算得到计算值；对所述待同步数据进行数据分片得到所述计算值的数据片，生成所述计算值的所述数据编码模块、所述数据同步模块，其中，针对每个所述数据编码模块都存在一一对应的所述数据同步模块，用来处理一个所述数据片；

通过所述数据编码模块，对输入的所述数据片进行编码，得到编码数据片，并将所述编码数据片发送至相应的所述数据同步模块；其中，每个数据编码模块都连接有一一对应的数据同步模块，在数据同步模块接收到编码数据片后，对编码数据片进行跨时钟域同步；

通过所述数据同步模块，对所述编码数据片进行跨时钟域同步，得到同步数据片，并将所述同步数据片发送至数据解码模块；

通过所述数据解码模块，对若干个所述同步数据片进行连续性确认，并在确认连续性完整后，对所述若干个同步数据片进行解码并整合。

9.一种跨时钟域数据同步设备，其特征在于，应用如权利要求1-7中任意一项权利要求所述的电路执行跨时钟域数据同步，所述设备包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行：

通过数据分片模块，根据待同步数据的位宽，以及预设的每片数据片的单位位宽，计算得到计算值；对所述待同步数据进行数据分片得到所述计算值的数据片，生成所述计算值的所述数据编码模块、所述数据同步模块，其中，针对每个所述数据编码模块都存在一一对应的所述数据同步模块，用来处理一个所述数据片；

通过所述数据编码模块，对输入的所述数据片进行编码，得到编码数据片，并将所述编码数据片发送至相应的所述数据同步模块；其中，每个数据编码模块都连接有一一对应的数据同步模块，在数据同步模块接收到编码数据片后，对编码数据片进行跨时钟域同步；

通过所述数据同步模块，对所述编码数据片进行跨时钟域同步，得到同步数据片，并将所述同步数据片发送至数据解码模块；

通过所述数据解码模块，对若干个所述同步数据片进行连续性确认，并在确认连续性完整后，对所述若干个同步数据片进行解码并整合。