[发明专利]一种基于量子元胞自动机线延迟的比特位重排电路及方法在审
申请号: | 202010897411.0 | 申请日: | 2020-08-31 |
公开(公告)号: | CN112036109A | 公开(公告)日: | 2020-12-04 |
发明(设计)人: | 张永强;解光军;程心 | 申请(专利权)人: | 合肥工业大学 |
主分类号: | G06F30/367 | 分类号: | G06F30/367;G06N10/00;H03M9/00;H03M13/27 |
代理公司: | 合肥市浩智运专利代理事务所(普通合伙) 34124 | 代理人: | 丁瑞瑞 |
地址: | 242000 安徽省宣城市经济技*** | 国省代码: | 安徽;34 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 一种 基于 量子 自动机 延迟 比特 重排 电路 方法 | ||
1.一种基于量子元胞自动机线延迟的比特位重排电路,其特征在于,包括串转并电路(10)、信号延迟电路(11)和并转串电路(12);所述的串转并电路(10)的一路输出直接与并转串电路(12)连接,另一路输出通过信号延迟电路(11)与并转串电路(12)连接;所述的串转并电路(10)通过量子元胞自动机传输线的时钟延迟特性,将串行二进制比特位流中的比特位转化为全并行比特位;所述的信号延迟电路(11)根据所述的全并行比特位所需的排列方式,利用传输线延迟将全并行比特位转化为不同步的比特位,进行位置互换重排;所述的并转串电路(12)将不同步的全并行比特位依次输出,构成一个重排后的串行比特位流;所述的串转并电路(10)包含有一个控制端、一个比特位流输入端、(n-1)个1周期延迟传输线(101)以及n个三输入择多门(102);所述的(n-1)个1周期延迟传输线(101)首尾依次串联,控制端与第1个1周期延迟传输线(101)的输入端连接,控制端发出的控制信号经过第1个1周期延迟传输线(101)输出的控制信号延迟一个周期,以此类推,控制端发出的控制信号经过第(n-1)个1周期延迟传输线(101)输出的控制信号延迟(n-1)个周期。
2.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路,其特征在于,所述的串转并电路中的n个三输入择多门(102)的①输入端全部置0,构成具有n个与门的并行与门阵列。
3.根据权利要求2所述的基于量子元胞自动机线延迟比特位重排电路,其特征在于,所述的并行与门阵列中的第1个与门的②输入端直接与控制端连接,第2个与门的②输入端与第1个1周期延迟传输线(101)的输出端连接,以此类推,第n个与门的②输入端与第(n-1)个1周期延迟传输线(101)的输出端连接;所述的n个与门的③输入端分别与比特位流输入端连接;所述的n个与门的前(n-1)个与门的④输出端分别与信号延迟电路(11)的输入端连接。
4.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路,其特征在于,所述的并转串电路包括(n-1)个三输入择多门(102),所述的(n-1)个三输入择多门(102)的①输入端全部置1,构成具有(n-1)个或门的串行或门阵列。
5.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路,其特征在于,所述的串行或门阵列中的第1个或门的③输入端与第n个与门的④输出端连接,第1个或门的④输出端与第2个或门的③输入端连接,第2个或门的④输出端与第3个或门的③输入端连接,以此类推,第(n-2)个或门的④输出端与第(n-1)个或门的③输入端连接,第(n-1)个或门的④输出端作为电路的输出端f;(n-1)个或门的②输入端分别对应的与信号延迟电路(11)的输出端连接。
6.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路,其特征在于,所述的串行或门阵列中的两个相邻的或门之间的延迟为0.25个周期。
7.一种应用于权利要求1-6任一项所述的基于量子元胞自动机线延迟的比特位重排电路的比特位重排方法,其特征在于,包括以下步骤:
步骤一:串转并电路(10)通过量子元胞自动机传输线的时钟延迟特性,将串行二进制比特位流中的比特位转化为全并行比特位;
所述的串转并电路(10)包含有一个控制端、一个比特位流输入端、(n-1)个1周期延迟传输线(101)以及n个三输入择多门(102);所述的(n-1)个1周期延迟传输线(101)首尾依次串联,控制端与第1个1周期延迟传输线(101)的输入端连接,控制端发出的控制信号经过第1个1周期延迟传输线(101)输出的控制信号延迟一个周期,以此类推,控制端发出的控制信号经过第(n-1)个1周期延迟传输线(101)输出的控制信号延迟(n-1)个周期;
步骤二:信号延迟电路(11)根据所述的全并行比特位所需的排列方式,利用传输线延迟将全并行比特位转化为不同步的比特位,进行位置互换重排;
步骤三:并转串电路(12)将不同步的全并行比特位依次输出,构成一个重排后的串行比特位流。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于合肥工业大学,未经合肥工业大学许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/202010897411.0/1.html,转载请声明来源钻瓜专利网。