[发明专利]一种时间域单极性双重折叠电路及时间域ADC

权利要求书

1.一种时间域单极性双重折叠电路，其特征在于，包括第一折叠模块、第二折叠模块、第三折叠模块，其中，

所述第一折叠模块，用于对第一输入信号、第二输入信号、第三输入信号和第四输入信号进行慢时间选择、快时间选择得到第一折叠信号D1；

所述第二折叠模块，用于对第五输入信号、第六输入信号、第七输入信号和第八输入信号进行慢时间选择、快时间选择得到第二折叠信号D12，并与所述第一折叠信号D1构成第一折叠结果；

所述第三折叠模块，用于对第九输入信号、第十输入信号、第十一输入信号和第十二输入信号进行慢时间选择、快时间选择得到第三折叠信号D2，并与所述第二折叠信号D12构成第二折叠结果；

所述第一折叠模块包括第一慢时间选择电路、第二慢时间选择电路和第一快时间选择电路，其中，所述第一慢时间选择电路，用于对所述第一输入信号、所述第二输入信号进行慢时间选择得到第一慢时间信号；所述第二慢时间选择电路，用于对所述第三输入信号、所述第四输入信号进行慢时间选择得到第二慢时间信号；所述第一快时间选择电路，连接所述第一慢时间选择电路、所述第二慢时间选择电路，用于对所述第一慢时间信号、所述第二慢时间信号进行快时间选择得到所述第一折叠信号D1；

所述第一慢时间选择电路包括传输门M21、传输门M22、晶体管M23、晶体管M24、反相器NG2、反相器NG3，其中，所述传输门M21的第一输入端、第二输入端与第二输入信号的输入端连接，所述传输门M21的第三输入端与第一输入信号的输入端连接，所述传输门M22的第一输入端、第二输入端与所述第一输入信号的输入端连接，所述传输门M21的第三输入端与所述第二输入信号的输入端连接，所述传输门M21的输出端、所述传输门M22的输出端与所述反相器NG2的输入端、所述晶体管M23的漏极、所述晶体管M24的漏极连接，所述晶体管M23的源极、所述晶体管M24的源极接地，所述晶体管M23的栅极与时钟信号输入端连接，所述晶体管M24的栅极与所述反相器NG2的输出端、所述反相器NG3的输入端连接，所述反相器NG3的输出端输出所述第一慢时间信号；

所述第一快时间选择电路包括传输门M10、传输门M11、传输门M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、反相器NG1，其中，所述传输门M10的第一输入端、第二输入端与时钟信号的输入端连接，所述传输门M10的第三输入端与偏置电压VD连接，所述传输门M10的输出端与所述传输门M11的第三输入端、所述传输门M12的第三输入端连接，所述传输门M11的第一输入端、第二输入端与所述第一慢时间选择电路连接，所述传输门M12的第一输入端、第二输入端与所述第二慢时间选择电路连接，所述传输门M11的输出端、所述传输门M12的输出端与所述晶体管M13的漏极、所述晶体管M14的栅极连接，所述晶体管M13的源极、所述晶体管M14的源极均接地，所述晶体管M13的栅极与时钟信号的输入端连接，所述晶体管M14的漏极与所述晶体管M15的漏极、所述晶体管M16的漏极、所述反相器NG1的输入端连接，所述晶体管M15的栅极、所述晶体管M18的栅极与所述第一慢时间选择电路连接，所述晶体管M16的栅极、所述晶体管M17的栅极与所述第二慢时间选择电路连接，所述晶体管M15的源极与所述晶体管M17的漏极连接，所述晶体管M16的漏极与所述晶体管M18的漏极连接，所述晶体管M17的源极、所述晶体管M18的源极与电源VDD连接，所述反相器NG1的输出端输出所述第一折叠信号D1。

2.根据权利要求1所述的时间域单极性双重折叠电路，其特征在于，所述第二折叠模块包括第三慢时间选择电路、第四慢时间选择电路和第二快时间选择电路，其中，

所述第三慢时间选择电路，用于对所述第五输入信号、所述第六输入信号进行慢时间选择得到第三慢时间信号；

所述第四慢时间选择电路，用于从所述第七输入信号、所述第八输入信号进行慢时间选择得到第四慢时间信号；

所述第二快时间选择电路，连接所述第三慢时间选择电路、所述第四慢时间选择电路，用于对所述第三慢时间信号、所述第四慢时间信号进行快时间选择得到所述第二折叠信号D12。