[发明专利]铁电随机访问存储器器件和方法在审
申请号: | 202010903577.9 | 申请日: | 2020-09-01 |
公开(公告)号: | CN113410236A | 公开(公告)日: | 2021-09-17 |
发明(设计)人: | 杨柏峰;杨世海;徐志安 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L27/11507 | 分类号: | H01L27/11507;G11C11/22 |
代理公司: | 北京东方亿思知识产权代理有限责任公司 11258 | 代理人: | 朱亦林 |
地址: | 中国台*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 随机 访问 存储器 器件 方法 | ||
1.一种形成半导体器件的方法,所述方法包括:
形成突出高于衬底的第一鳍;
在所述第一鳍之上形成第一源极/漏极区域;
在所述第一鳍之上,在所述第一源极/漏极区域之间形成第一多个纳米结构;
在所述第一多个纳米结构周围形成第一栅极结构;以及
在所述第一栅极结构之上并且与所述第一栅极结构电耦合地形成第一铁电电容器。
2.根据权利要求1所述的方法,其中,形成所述第一多个纳米结构包括:
在所述第一鳍之上形成第一层堆叠,所述第一层堆叠包括第一半导体材料和第二半导体材料的交替层;以及
在形成所述第一源极/漏极区域之后,选择性地去除所述第一层堆叠的所述第一半导体材料,其中,在选择性去除之后,所述第一层堆叠的所述第二半导体材料保留以形成所述第一多个纳米结构。
3.根据权利要求2所述的方法,其中,形成所述第一多个纳米结构还包括:在选择性地去除所述第一半导体材料之前,至少去除所述第一层堆叠的所述第二半导体材料的顶层。
4.根据权利要求3所述的方法,其中,去除所述第二半导体材料的顶层包括:
在所述第一层堆叠周围形成掩模层,所述掩模层比所述第一层堆叠从所述衬底延伸得更远;
使所述掩模层凹陷以至少暴露所述第一层堆叠的所述第二半导体材料的顶层;以及
使用对所述第二半导体材料具有选择性的蚀刻剂来执行蚀刻工艺,以至少去除所述第二半导体材料的经暴露的顶层。
5.根据权利要求3所述的方法,其中,形成所述第一栅极结构包括:
在所述第一多个纳米结构周围形成栅极电介质层;以及
在所述栅极电介质层周围形成导电材料以形成栅极电极,其中,所述栅极电极在所述第二半导体材料的经去除的顶层的第一位置处具有第一宽度,其中,所述栅极电极在所述第一多个纳米结构之间的第二位置处具有第二宽度,其中,所述第一宽度大于所述第二宽度。
6.根据权利要求2所述的方法,其中,形成所述第一多个纳米结构还包括:在形成所述第一层堆叠之后且在所述选择性去除之前:
使所述第一半导体材料的端部凹陷以在所述第一半导体材料中形成凹槽;以及
在所述凹槽中形成内部间隔件。
7.根据权利要求2所述的方法,其中,形成所述第一铁电电容器包括:
在所述第一栅极结构之上并且与所述第一栅极结构电耦合地形成底部电极;
在所述底部电极之上形成铁电膜;以及
在所述铁电膜之上形成顶部电极。
8.根据权利要求2所述的方法,还包括:
在所述衬底之上形成第二鳍;
在所述第二鳍中形成第二源极/漏极区域;
在所述第二鳍之上、在所述第二源极/漏极区域之间形成第二多个纳米结构,其中,所述第一多个纳米结构具有第一数量的所述第二半导体材料的层,并且所述第二多个纳米结构具有第二数量的所述第二半导体材料的层,其中,所述第一数量不同于所述第二数量;
在所述第二多个纳米结构周围形成第二栅极结构;以及
在所述第二栅极结构之上并且与所述第二栅极结构电耦合地形成第二铁电电容器。
9.一种形成半导体器件的方法,所述方法包括:
形成突出高于衬底的第一鳍和第二鳍,所述第一鳍与所述第二鳍平行;
在所述第一鳍之上形成第一多个纳米结构,所述第一多个纳米结构包括彼此分开的第一数量的第一半导体材料的层;
在所述第二鳍之上形成第二多个纳米结构,所述第二多个纳米结构包括彼此分开的第二数量的所述第一半导体材料的层,所述第二数量小于所述第一数量;
在所述第一多个纳米结构的相对端上形成第一源极/漏极区域;
在所述第二多个纳米结构的相对端上形成第二源极/漏极区域;
在所述第一多个纳米结构周围形成第一栅极结构;以及
在所述第二多个纳米结构周围形成第二栅极结构。
10.一种半导体器件,包括:
衬底;
第一鳍,在所述衬底之上;
第一多个纳米结构,在所述第一鳍之上,所述第一多个纳米结构包括第一数量的第一半导体材料的层;
第一栅极结构,围绕所述第一多个纳米结构;
第二鳍,在所述衬底之上且与所述第一鳍相邻;
第二多个纳米结构,在所述第二鳍之上,所述第二多个纳米结构包括第二数量的所述第一半导体材料的层,所述第二数量不同于所述第一数量;以及
第二栅极结构,围绕所述第二多个纳米结构。
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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