[发明专利]可重构架构、加速器、电路部署和计算数据流方法

权利要求书

1.一种基于NVM阵列的可重构架构，其特征在于：所述架构的内部计算单元CU电路包括可重构单元电路RU、电压相加电路V-Adder和NNADC+Act电路，所述可重构单元电路RU和NNADC+Act电路的两端均设置采样-保持电路S+H，各电路之间通过横向信号线和纵向信号线连接；其中，

所述可重构单元电路RU电路为非易失存储器NVM交叉阵列，所述交叉阵列的每一行字线左侧输入电压，最后一行字线右侧输出电压，每一列位线经电流转电压后在开关控制后输出电压，在每个电压输出和电压输入处设置采样-保持电路S+H将模拟信号暂存；将所述可重构单元电路RU位线上的开关闭合或断开，并在非易失存储器NVM单元写上电导值或权值与否，实现向量-矩阵乘法器VMM、移位相加器S+A或数字-模拟转换器DAC的功能；

所述NNADC+Act电路包括多个子电路，每个子电路包括一级非易失性存储器交叉阵列和二级非易失性存储器交叉阵列；将NNADC+Act电路的开关断开或闭合，并在非易失存储器NVM单元写上电导值，实现模拟-数字转换器+激活函数计算功能或移位相加器S+A功能。

2.根据权利要求1所述的可重构架构，其特征在于：所述电压相加电路V-Adder采用模拟加法器，用以将两个电压信号相加。

3.根据权利要求1所述的可重构架构，其特征在于：所述NNADC+Act电路包括多个子电路，每个子电路包括一级非易失性存储器交叉阵列和二级非易失性存储器交叉阵列；

在一级非易失性存储器交叉阵列的位线中间通过一级反相器和一级开关后与所述二级非易失性存储器交叉阵列的输入字线连接，所述二级非易失性存储器交叉阵列的位线中间依次通过二级开关后和二级反相器后与采样-保持电路S+H连接；

在一级非易失性存储器交叉阵列的部分输入端设置采样-保持电路S+H后与字线连接，在二级非易失性存储器交叉阵列的字线输出端均连接采样-保持电路S+H。

4.根据权利要求3所述的可重构架构，其特征在于：所述NNADC+Act电路的每个子电路包括两个一级非易失性存储器交叉阵列和一个二级非易失性存储器交叉阵列。

5.根据权利要求1所述的可重构架构，其特征在于：将所述可重构单元电路RU位线上的开关闭合，可重构单元电路RU被配置成向量-矩阵乘法器VMM功能模块。

6.根据权利要求1所述的可重构架构，其特征在于：将所述可重构单元电路RU位线上的开关断开，并在每个非易失存储器NVM单元写上电导值，可重构单元电路RU被配置成神经网络移位相加器S+A功能模块。

7.根据权利要求1所述的可重构架构，其特征在于：将所述可重构单元电路RU位线上的开关断开，并在每个非易失存储器NVM单元写上权值，可重构单元电路RU被配置成数字-模拟转换器DAC功能模块。

8.根据权利要求3或4所述的可重构架构，其特征在于：将NNADC+Act电路的所有开关断开，NNADC+Act电路与可重构单元电路RU电路结构相同，电路位线上的开关断开，并在每个非易失存储器NVM单元写上电导值，NNADC+Act电路被配置成神经网络移位相加器S+A功能模块。

9.根据权利要求3或4所述的可重构架构，其特征在于：将NNADC+Act电路的所有开关闭合，电路变成NeuADC电路，通过在每个非易失存储器NVM单元写上电导值，根据不同的目标函数，实现模拟-数字转换器+激活函数计算功能模块。