[发明专利]一种用于提高内存内计算线性度和一致性的电路

权利要求书

1.一种用于提高内存内计算线性度和一致性的电路，其特征在于，所述电路包括具有双字线的6T SRAM存储阵列、字线控制模块、模式选择模块、时序控制模块、预充模块、电流镜模块、开关模块和缓冲器模块，其中：

所述6T SRAM存储阵列分别与所述预充模块、字线控制模块、缓冲器模块相连接；

所述字线控制模块分别与所述模式选择模块和时序控制模块相连接；

所述时序控制模块分别与所述预充模块、开关模块、电流镜模块相连接；

所述电流镜模块与所述缓冲器模块相连接；

在内存内计算的电流镜模式下，所述预充模块对位线BL进行充电，预充结束后，所述开关模块将所述电流镜模块连接到每个位线BL上；

所述具有双字线的6T SRAM存储阵列包括两个独立的字线WLL和WLR，字线WLL不使能，仅字线WLR使能；

所述字线控制模块产生脉冲宽度为8:4:2:1的脉宽作用于不同的字线WLR上，字线WLR控制所述6T SRAM存储阵列中相应的行打开，以进行多行读取和计算；

利用所述电流镜模块将位线BL上的电压进行钳位，阻止位线BL上的电压降低并镜像位线BL上总的读取电流，最后转换为电压再通过所述缓冲器模块输出作为最终的计算结果；

其中，所述电流镜模块包括四个PMOS管M1、M2、M3和M4，以及一个电容C，其中：

PMOS晶体管M1、M2的栅极相连并接第一栅压VG，源极接VDD；

PMOS晶体管M3、M4的栅极相连并接第二栅压VCM，源极分别与PMOS晶体管M1、M2的漏极相连；

PMOS晶体管M4的漏极接VG，所述VG与位线BL相连接；

PMOS晶体管M3的漏极和电容C的上极板相连且作为输出V_out；

所述电容C的下极板接地；

所述电流镜模块将位线BL上的电压钳位，使得所述电流镜模块对位线BL的充电电流等于位线BL的读取电流，并按比例镜像该读取电流来对所述电流镜模块中的电容C进行充电，最终电容C上极板的电压V_out作为最终计算结果。

2.根据权利要求1所述用于提高内存内计算线性度和一致性的电路，其特征在于，通过所述电流镜模块将位线BL上的电压进行钳位，所述脉冲宽度为8:4:2:1的字线信号的脉宽均被扩大增强，分别为传统模式脉宽的5倍。

3.根据权利要求1所述用于提高内存内计算线性度和一致性的电路，其特征在于，所述脉冲宽度为8:4:2:1的字线信号的开始时间不同，低权重的字线脉冲滞后于高权重的脉冲，从而减小低权重的脉宽信号失真带来的不同列计算一致性的影响。