[发明专利]一种对通讯无干扰的高速实时数据捕获方法

权利要求书

1.一种对通讯无干扰的高速实时数据捕获方法，其特征在于，所述方法包括：

抓取总线网络上的实际数据，并通过电平一分二芯片产生第一数据和第二数据，第一数据回传至总线网络，第二数据进入数据包解析模块；

所述数据包解析模块包括依次数据连接的FPGA通道和处理器模块；数据包解析模块对第二数据进行解析，将获取的第二数据写入FPGA通道的共享Buffer缓冲区；处理器模块根据不同的协议栈，对第二数据的不同数据帧格式进行解析，存储已分析的数据块；

上位机读取处理器模块中所述已分析的数据块；上位机通过网络端口输入理论数据，并产生测试序列；上位机的控制通讯模块开始接收测试序列，并发送给处理器模块；控制通讯模块接收过程中检测上位机接收器的FIFO状态，当FIFO半满时，上位机开始读取处理器模块所接收的测试序列，并与所述已分析的数据块进行比较，统计误码数及计算误码率；当FIFO全满时，接收测试序列完毕，上位机对统计的误码数及计算的误码率进行显示；

上位机的控制通讯模块开始接收测试序列时，上位机的控制通讯模块判断理论数据的发送码是否足够；当理论数据的发送码足够时，上位机的控制通讯模块停止发送测试序列给处理器模块，并停止接收测试序列。

2.根据权利要求1所述的实时数据捕获方法，其特征在于，所述方法包括：所述数据包解析模块还包括PCIe交换芯片，PCIe交换芯片分别与FPGA通道和处理器模块数据连接，以提高FPGA通道和处理器模块之间的数据传输。

3.根据权利要求1所述的实时数据捕获方法，其特征在于，所述方法包括：

数据包解析模块对第二数据的解析过程包括：处理器模块获取第二数据中数据帧的MAC地址段的前4个字节，根据前4个字节判断数据帧格式；处理器模块根据数据帧格式将第二数据的数据地址分配给对应的协议栈；处理器模块将各个协议栈处理的数据回收，并将地址空间返回给第二数据；每个协议栈的线程均分配两个数据队列，分别用于存储第二数据中待分析的数据块和已分析的数据块。

4.根据权利要求1所述的实时数据捕获方法，其特征在于，所述方法还包括：上位机识别第二数据的前导码，并根据需求识别FPGA通道中注入故障码的位置；通过FPGA通道的JTAG端口烧写故障码；FPGA通道将故障码注入给总线网络。

5.根据权利要求1所述的实时数据捕获方法，其特征在于，所述电平一分二芯片为CML或LVDS电平一分二芯片。

6.根据权利要求1所述的实时数据捕获方法，其特征在于，总线网络上的实际数据通过可插拔模块输入所述电平一分二芯片；第一数据通过可插拔模块输出至总线网络。

7.根据权利要求6所述的实时数据捕获方法，其特征在于，所述可插拔模块为小型可热插拔收发一体模块。

8.根据权利要求2所述的实时数据捕获方法，其特征在于，FPGA通道、PCIe交换芯片和处理器模块通过PCIeX4总线接口连接。