[发明专利]一种RT锁存器及锁存方法

说明书

本发明涉及一种RT锁存器及锁存方法，RT锁存器包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器。其中三输入与非门的输出端连接第一SR锁存器的另一个输入端、第二SR锁存器的另一个输入端和锁存器的数据通路，使得RT锁存器向上一级RT锁存器发出应答信号和向下一级RT锁存器发出请求信号同时发生，保证RT锁存器高速并行运作。同时本发明仅仅使用了两个SR锁存器、一个非门、一个三输入与非门和一个与门，仅使用了7个门极单元，30个晶体管便可实现信号锁存，电路简单，生产成本低。

技术领域

本发明涉及电路设计技术领域，特别是涉及一种RT锁存器及锁存方法。

背景技术

随着众核体系结构的提出，为了解决系统中的多时钟域问题和IP核模块更新的复用性问题，研究者们提出了全局异步局部同步(GALS)系统。异步方式可以很好的解决单一模块间时钟同步问题。同时，各模块间可以根据自己的时钟频率调节采样周期，系统功耗能大幅度降低。异步控制器主要通过握手协议实现通讯和协调电路的功能。一般应用在SoC网路里比较常见的数据通路结构—微流水线结构中。

现有技术中，考虑到需要采用握手协议进行通信，主要有基于C单元设计的锁存器电路，晶体管多，电路规模一般较大，成本高、电路设计也比较复杂、能源效率低。另一种是基于延迟匹配设计的电路，如Intel(因特尔)的Loihi(英特尔发布的首款神经拟态计算芯片)中用到的click控制器，但是该方法需要考虑控制路径和数据路径之间的延迟匹配，用到了触发器来保证电路正常运行，电路设计复杂，电路开销和功耗有待进一步优化。

发明内容

本发明的目的是提供一种锁存器及锁存方法，以降低生产成本，提高运行速度。

为实现上述目的，本发明提供了如下方案：

一种RT锁存器，包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器；

所述非门的输入端连接下一级所述RT锁存器中第二SR锁存器的一个输出端，所述非门的输出端连接所述三输入与非门的第一输入端和所述第一SR锁存器的一个输入端；

所述三输入与非门的第二输入端连接所述与门的输出端，所述三输入与非门的第三输入端连接所述第二SR锁存器的一个输入端和上一级所述RT锁存器中第一SR锁存器的一个输出端；所述三输入与非门的输出端连接所述第一SR锁存器的另一个输入端、所述第二SR锁存器的另一个输入端和所述RT锁存器的数据通路；

所述第一SR锁存器的一个输出端连接下一级所述RT锁存器中三输入与非门的第三输入端，所述第一SR锁存器的另一个输出端连接所述与门的一个输入端；

所述第二SR锁存器的一个输出端连接上一级所述RT锁存器中非门的输入端，所述第二SR锁存器的另一个输出端连接所述与门的另一个输入端。

可选的，所述第一SR锁存器包括第一与非门和第二与非门，所述第二SR锁存器包括第三与非门和第四与非门；

所述非门的输入端连接下一级所述RT锁存器中第三与非门的输出端；所述非门的输出端连接所述第二与非门的一个输入端；

所述三输入与非门的第三输入端连接所述第四与非门的一个输入端和上一级所述RT锁存器中第一与非门的输出端；所述三输入与非门的输出端连接所述第一与非门的一个输入端和所述第三与非门的一个输入端；

所述第一与非门的另一个输入端连接所述第二与非门的输出端和所述与门的一个输入端；所述第一与非门的输出端连接所述第二与非门的另一个输入端和下一级所述RT锁存器中三输入与非门的第三输入端；

所述第三与非门的另一个输入端连接所述第四与非门的输出端和所述与门的另一个输入端；所述第三与非门的输出端连接所述第四与非门的另一个输入端和上一级所述RT锁存器中非门的输入端。