[发明专利]垂直式双极性晶体管装置

说明书

本发明公开了一种垂直式双极性晶体管装置，其包含重掺杂半导体基板、第一半导体磊晶层、至少一个掺杂井区、隔离结构与外部导体。重掺杂半导体基板与掺杂井区具有第一导电型，第一半导体磊晶层具有第二导电型。第一半导体磊晶层设在重掺杂半导体基板上。掺杂井区设在第一半导体磊晶层中。隔离结构设在重掺杂半导体基板中，并围绕第一半导体磊晶层与掺杂井区。外部导体设在掺杂井区与第一半导体磊晶层的外侧，并电性连接掺杂井区与第一半导体磊晶层。

技术领域

本发明关于一种垂直式静电放电技术，且特别关于一种垂直式双极性晶体管装置。

背景技术

静电放电(ESD)损坏已成为以纳米级互补式金氧半(CMOS)工艺制造的CMOS集成电路(IC)产品的主要可靠性问题。静电放电保护装置通常设计为用于释放静电放电能量，因此可以防止集成电路芯片受到静电放电损坏。

静电放电保护装置的工作原理如图1所示，在印刷电路板(PCB)上，静电放电保护装置8并联欲保护装置9，当ESD情况发生时，静电放电保护装置8瞬间被触发，同时，静电放电保护装置8亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过静电放电保护装置8得以释放。为了降低静电放电保护装置8所占据的体积与面积，故实现垂直式瞬时电压抑制器以取代横向瞬时电压抑制器。举例来说，在美国专利号8928084中，横向静电放电保护装置设在一磊晶层中，且电极设在静电放电保护装置的表面。因此，电极占据许多足印(footprint)区域。在美国专利号9666700中，设在静电放电保护装置的表面的电极亦占据许多足印区域。此外，传统垂直式瞬时电压抑制器具有某些缺点。在美国专利号7750365中，虽然绝缘式闸极双极性晶体管为垂直式瞬时电压抑制器，但绝缘式闸极双极性晶体管需要在晶圆背面多进行一道布植制程。在美国专利号7781826中，基板与磊晶层属于相同导电型。此外，P型井区作为双载子接面晶体管的基极。崩溃接面位于P型井区与磊晶层之间。因为P型井区的深度取决于基极的宽度，故接面的崩溃电压是难以控制的。

因此，本发明针对上述的困扰，提出一种垂直式双极性晶体管装置，以解决现有技术所产生的问题。

发明内容

本发明提供一种垂直式双极性晶体管装置，其自由地调整双载子接面晶体管的增益与崩溃电压。

本发明提供一种垂直式双极性晶体管装置，其包含重掺杂半导体基板、第一半导体磊晶层、至少一个掺杂井区、隔离结构与外部导体。重掺杂半导体基板与掺杂井区具有第一导电型，第一半导体磊晶层具有第二导电型。第一半导体磊晶层设在重掺杂半导体基板上，掺杂井区设在第一半导体磊晶层中。隔离结构设在重掺杂半导体基板与第一半导体磊晶层中，并围绕第一半导体磊晶层与掺杂井区。外部导体设在掺杂井区与第一半导体磊晶层的外侧，并电性连接掺杂井区与第一半导体磊晶层。

在本发明的一实施例中，第一导电型为N型，第二导电型为P型。

在本发明的一实施例中，第一导电型为P型，第二导电型为N型。

在本发明的一实施例中，垂直式双极性晶体管装置更包含至少一个第一重掺杂区与至少一个第二重掺杂区。第一重掺杂区具有第一导电型，第一重掺杂区设在掺杂井区中。第二重掺杂区具有第二导电型，第二重掺杂区设在第一半导体磊晶层中。第一半导体磊晶层通过第一重掺杂区、第二重掺杂区与外部导体电性连接掺杂井区。

在本发明的一实施例中，第二重掺杂区围绕第一重掺杂区与掺杂井区。

在本发明的一实施例中，第一重掺杂区的数量为多个，第二重掺杂区的数量为多个，掺杂井区的数量为多个，所有第一重掺杂区分别设在所有掺杂井区中，所有掺杂井区与所有第二重掺杂区交替设置。

在本发明的一实施例中，垂直式双极性晶体管装置更包含重掺杂埋层，其设在重掺杂半导体基板与第一半导体磊晶层之间，并位于掺杂井区的正下方。