[发明专利]一种基于FPGA差分接口的高速数据传输方法与装置

权利要求书

1.一种基于FPGA差分接口的高速数据传输方法，其特征在于：

所述方法基于一种基于FPGA差分接口的高速数据传输装置实现，所述装置包括BRAM数据缓存模块(301)、下行数据位转换模块(302)、训练码/数据控制模块(303)、高速并串转换模块(304)、下行高速数据传输差分接口(305)、上行高速数据传输差分接口(306)、高速串并转换模块(307)、同步对码模块(308)、上行数据位转换模块(309)；

所述BRAM数据缓存模块(301)为FPGA内部IP核，用于缓存数据；

所述下行数据位转换模块(302)用于把32位并行数据转换为四路8位并行数据；

所述训练码/数据控制模块(303)用于在四路8位并行数据前增加训练码；所述训练码/数据控制模块(303)通过硬件逻辑编程语言实现，发送的训练码为0x2C；

所述高速并串转换模块(304)用于将四路8位并行数据转换为四路串行数据；所述高速并串转换模块(304)通过FPGA内部OSERDES原语实现，把四路8位并行数据转换为四路串行数据发送至行高速数据传输差分接口；

所述下行高速数据传输差分接口(305)用于将四路串行数据输出；所述下行高速数据传输差分接口(305)、上行高速数据传输差分接口(306)为连接FPGA芯片差分管脚的外部硬件电路；

所述上行高速数据传输差分接口(306)用于将接收的32位串行数据发送至高速串并转换模块(307)；

所述高速串并转换模块(307)用于对数据进行延时，将32位串行数据转换为四路8位并行数据；所述高速串并转换模块(307)，通过FPGA内部ISERDES/IODELAY原语实现，其中IODELAY实现32抽头的循环延时补偿功能，对上行高速数据传输差分接口输入的数据信号延时；ISERDES把输入的串行数据转换为四路8位并行数据；

所述同步对码模块(308)将四路8位并行数据通过自动训练算法对齐，将正确的数据发送至上行数据位转换模块(309)中；所述同步对码模块(308)采用自动训练算法，通过硬件逻辑编程代码实现，训练同步码为0x2C，经过7次数据位偏移将数据对齐后准确传输；串行数据传输过程中，使用Iserdes进行串并转换，由于并不知道字节的边界在哪里，所以使用移位寄存器对串转并的结果进行移位，同时检测转换的输出，输出数据为0x2C时，认为同步训练对码成功，数据对齐，停止移位；

所述上行数据位转换模块(309)用于将四路8位并行数转换为32位并行数据发送至BRAM数据缓存模块(301)中缓存；

所述方法分为上行数据传输和下行数据传输，其中，所述下行数据传输的步骤为：

a1)从FPGA内部IP核中读取32位并行数据，并转换为四路8位并行数据；

a2)在四路8位并行数据前面增加指定周期的训练码，再将四路8位并行数据转换为四路串行数据；

a3)将四路串行数据发送至行高速数据传输差分接口对外输出；

所述上行数据传输的步骤为：

b1)通过上行数据高速传输差分接口接收上行数据，对上行高速数据传输差分接口输入的数据信号延时；

b2)将接收的串行数据转换为四路8位并行数据；

b3)将四路8位并行数据通过自动训练算法对齐；

b4)将对齐后的四路8位并行数转换为32位并行数据发送至FPGA内部IP核缓存；

所述步骤a2)中发送四路8位并行数据前先发送50000个周期训练码0x2C，之后开始发送数据；

所述步骤b1)中的数据信号延时通过FPGA内部ISERDES/IODELAY实现32抽头的循环延时补偿功能；

所述步骤b3)中采用数据位偏移的自动训练算法对并行数据实现对齐，训练同步码0x2C。