[发明专利]FPGA芯片内定值及参数单粒子效应的检错装置及方法

权利要求书

1.FPGA芯片内定值及参数单粒子效应的检错装置，其特征在于：包括配置数据写控制单元、三模时间反馈冗余架构和错误恢复单元；所述配置数据写控制单元用于配置数据的正常写入备份以及提供总线写状态至错误恢复单元；

其中，所述三模时间反馈冗余架构包括配置总线、配置寄存器、三取二表决器、带使能端的输出寄存器和反馈比较器，配置数据写控制单元通过配置总线和配置寄存器的输入端连接，配置寄存器的输出端和三取二表决器的输入端连接，三取二表决器的输出端分别连接带使能端的输出寄存器、反馈比较器和错误恢复单元，带使能端的输出寄存器的输出端分别连接FPGA芯片中的各个模块、反馈比较器，反馈比较器的输出端连接至错误恢复单元；

所述配置数据写控制单元通过配置总线将配置数据写入配置寄存器后，配置寄存器将配置数据发送给三取二表决器进行数据正确性判定，反馈比较器将带使能端的输出寄存器上个时钟周期输出的正确配置数据和三取二表决器输出的错误数据进行比较后，输出实时检错信息至错误恢复单元，错误恢复单元根据实时检错信息，并通过配置数据写控制单元提供的写状态进行总线写状态空闲判断后，发起写操作进行数据恢复。

2.根据权利要求1所述的FPGA芯片内定值及参数单粒子效应的检错装置，其特征在于：所述配置总线包括第一配置总线和第二配置总线，配置寄存器包括第一配置寄存器、第二配置寄存器和第三配置寄存器，并且，第一配置寄存器、第二配置寄存器和第一配置总线连接，第三配置寄存器和第二配置总线。

3.根据权利要求1所述的FPGA芯片内定值及参数单粒子效应的检错装置，其特征在于：所述带使能端的输出寄存器中的使能信号来自于总线使能信号与反馈比较器输出使能信号“或”的结果。

4.根据权利要求3所述的FPGA芯片内定值及参数单粒子效应的检错装置，其特征在于：当配置数据出错时，通过反馈比较器禁止带使能端的输出寄存器的数据输出。

5.一种根据权利要求1至4任一项所述的FPGA芯片内定值及参数单粒子效应的检错装置的检错方法，其特征在于，包括以下步骤：

（1）当收到配置数据写请求时，配置数据写控制单元通过配置总线将配置数据写入配置寄存器；

（2）配置寄存器将配置数据发送给三取二表决器进行判断，若本时钟周期内配置数据出错，则三取二表决器输出错误配置数据；

（3）反馈比较器将带使能端的输出寄存器上个时钟周期输出的正确配置数据与三取二表决器输出的错误数据进行比较，输出不一致信号；同时，反馈比较器输出的不一致信号闭锁带使能端的输出寄存器；

（4）反馈比较器将实时检错信息发送至错误恢复单元；

（5）错误恢复单元根据实时检错信息，并通过配置数据写控制单元提供的写状态进行总线写状态空闲判断后，通过对应总线发起写操作进行错误配置数据恢复；若总线写状态忙碌，则放弃本次恢复操作；

（6）错误配置数据恢复后，反馈比较器将带使能端的输出寄存器上个时钟周期输出的配置数据与三取二表决器输出的正确配置数据进行比较，输出一致信号；

（7）反馈比较器输出的一致使能信号打开带使能端的输出寄存器，配置数据输出至后级的各个模块。

6.根据权利要求5所述的检错方法，其特征在于，步骤（1）中，当收到配置数据写请求时，所述配置数据写控制单元通过配置总线将配置数据写入配置寄存器，包括以下步骤：

（1.1）当收到配置数据写请求时，配置数据控制单元通过第一配置总线将配置数据写入第一配置寄存器；

（1.2）重复发起写请求，通过第一配置总线将同一配置数据写入第二配置寄存器；

（1.3）重复发起写请求，通过第二配置总线将同一配置数据写入第三配置寄存器；

（1.4）总线发送配置数据使能信号至带使能端的输出寄存器的使能端，强制打开带使能端的输出寄存器，用于输出配置数据。