[发明专利]基于FPGA的高速移动无线通信系统

权利要求书

1.一种基于FPGA的高速移动无线通信系统，其特征在于，包括：基站、移动终端、监控中心和光纤环网；

沿光纤每隔预设距离设置一所述基站，所述基站之间通过所述光纤组成2.5G同步环网，并与所述监控中心联接，所述移动终端与所述基站之间进行宽带通信；

所述移动终端与所述基站之间实现定时同步与载波同步，且所述移动终端与所述基站之间的上行速率与下行速率采用可配置上下行速率比的非对称模式，每个所述移动终端的通信速率根据同时接入所述基站的移动终端数量进行自动配置；

所述基站与相邻基站之间协调以确定所述基站与所述移动终端之间的下行信道和上行信道的通信方式，实现所述移动终端在不同基站之间的顺利切换；

所述基站与所述移动终端均包括调制解调器，所述基站的调制解调器通过IP交换器与外部设备联接，所述移动终端的调制解调器通过WiFi模块与外部设备联接；

按照所述基站与所述监控中心之间距离由近至远排序，定义序号为奇数的基站为奇基站、序号为偶数的基站为偶基站；

所述下行信道的数据格式包括同步头、控制0位、控制1位、1类信道和2类信道，通过所述同步头实现所述移动终端与所述基站之间的定时同步与载波同步，所述偶基站利用所述控制0位时隙发送控制信息、控制1位时隙闲置，所述奇基站利用所述控制1位时隙发送控制信息、控制0位时隙闲置；

所述1类信道的所有时隙均可被基站利用，偶基站只能使用2类信道的偶序数时隙、奇序数时隙空置，奇基站只能使用2类信道的奇序数时隙、偶序数时隙空置。

2.根据权利要求1所述的基于FPGA的高速移动无线通信系统，其特征在于，所述监控中心向所有基站发出复位命令，所述监控中心和所述基站均开始以标准时钟计数，所述监控中心计数到预设时间时向基站发送消息，当所述基站接收到消息时记录此时自身计数器的记数作为上行计数，所述基站计数到预设时间时向所述监控中心发送消息，当所述监控中心接收到消息时记录此时自身计数器的记数作为下行计数，并将所述下行计数发送至相应的基站，所述基站根据所述上行计数和所述下行计数之间的差值对自身计数器的基数进行调整直至所述下行计数与所述上行计数达到相同数值，实现当前基站的时间校准。

3.根据权利要求2所述的基于FPGA的高速移动无线通信系统，其特征在于，所述移动终端通过所述下行信道的同步头与所述基站进行时钟同步和载频同步，同步完成后所述移动终端通过与所述基站同步的时钟计数器控制上行信道的指令以在相应的时间执行相应的动作；

根据所述移动终端与所述基站之间距离的不同，所述移动终端在1类区域时，通过上行信道中不需要躲避与相邻基站相连的移动终端时隙的1类信道向所述基站发送数据，在2类区域时，通过上行信道中需要躲避与相邻基站相连的移动终端时隙的2类信道向所述基站发送数据；

所述上行信道以入网申请信道起始，在一个基站与其相邻基站均不再接受新的移动终端的入网申请时，所述入网申请信道所占的时隙才可从该上行信道中去除。

4.根据权利要求1所述的基于FPGA的高速移动无线通信系统，其特征在于，所述调制解调器包括ARM CPU、地址属性控制器、发射时隙控制器、接收时隙控制器、控制寄存器、存储器、数字调制器、数字解调器和射频模块；

所述ARM CPU、所述发射时隙控制器、所述接收时隙控制器、所述控制寄存器通过数据总线与所述存储器相连，所述地址属性控制器支配所述存储器的归属权，所述ARM CPU将接收到的数据存放于所述存储器中，所述发射时隙控制器在特定时刻由所述存储器读取数据并将数据发送至所述数字调制器，所述数字调制器将接收到的数据进行OFDM调制，并将调制后的数据发送至所述射频模块；

所述接收时隙控制器将由所述射频模块接收到的数据发送至所述数字解调器，通过所述数字解调器进行OFDM解调，并将解调后的数据存储至所述存储器，所述ARM CPU由所述存储器中读取数据并将数据发送至IP交换器。