[发明专利]一种用于芯片的蛋糕式集成电路布局方法及系统

说明书

本发明公开了一种用于芯片的蛋糕式集成电路布局方法及系统，所述方法包括：获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。本发明采用独特的芯片蛋糕式布局方法，提高在布局时数目较多且大小不一的功能模块布局的灵活性，避免芯片布局时出现杂乱复杂的问题，并减小芯片布局所需的面积，有效利用布线资源和提高布通率，降低芯片布局的成本。

技术领域

本发明涉及集成电路技术领域，尤其是涉及一种用于芯片的蛋糕式集成电路布局方法及系统。

背景技术

集成电路布线布局是数字电路设计流程里面至关重要的一部分，对于芯片的时序满足与否、芯片的面积以及芯片最终的成品率都有着重要的影响，也会直接影响到芯片流片的成本。特别当芯片达到一定的规模后，由于需要采用较多的且大小不一的IP模块、宏模块以及标准单元进行混合设计，而在这种情形下能够对IP模块和宏模块加以合理处理，以更好地满足时序和供电需求，同时将芯片面积降下来，将成为数字电路设计过程中一个关键技术点。现有的集成电路原则一般是将IP模块和宏模块按照数据流摆放在芯片内壁四周，以便于搭建供电网络，提供更多的绕线资源，进而便于芯片的布线。

但是，在对现有技术的研究与实践过程中，本发明的发明人发现，当芯片的规模达到一定量级的时候，数字电路设计中就会用到数目较多且大小不一的IP模块和宏模块，那么就必须要在各个IP模块和宏模块之间留出足够布局布线的空间，以满足各个IP模块和宏模块周边数据流电路的布局布线。而按照传统的集成电路布线布局原则进行布局，不仅会大大增加芯片的面积缩小的难度，同时也会导致芯片版图布局出现杂乱复杂的问题，影响芯片版图整体的美观性，增加后续研发人员整理集成电路的难度。因此，亟需一种能够克服上述缺陷的集成电路布局方法。

发明内容

本发明实施例所要解决的技术问题在于，提供一种用于芯片的蛋糕式集成电路布局方法及系统，能够对芯片进行蛋糕式布局。

为解决上述问题，本发明的一个实施例提供了一种用于芯片的蛋糕式集成电路布局方法，至少包括如下步骤：

获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；

根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；

根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。

进一步地，所述蛋糕式布局，具体包括：

按照所述功能模块的面积大小顺序对应地从外至内摆放在所述芯片的若干个功能区域；

分析各个功能模块之间的特性参数，并根据所述特性参数对所述功能模块进行对称性的摆放调整；

根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整。

进一步地，所述特性参数，包括走线复杂性、端口负载电容、天线效应系数、输出负载系数以及各个模块之间数据流关系的特性参数。

进一步地，所述电路网络信息网表，包括IC系统架构设计信息、RTL编程、仿真验证、逻辑综合、静态时序分析和形式验证。

进一步地，所述根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，具体包括：

对于高性能的功能模块，选取LVT单元库进行综合布局，以及选取SVT单元库进行优化；