[发明专利]一种多片外存储器控制方法和装置有效
申请号: | 202010967597.2 | 申请日: | 2020-09-15 |
公开(公告)号: | CN112131150B | 公开(公告)日: | 2023-10-03 |
发明(设计)人: | 刘靖旻 | 申请(专利权)人: | 北京神州飞航科技有限责任公司 |
主分类号: | G06F13/16 | 分类号: | G06F13/16 |
代理公司: | 北京科迪生专利代理有限责任公司 11251 | 代理人: | 张乾桢 |
地址: | 100048 北京市海淀*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 外存 控制 方法 装置 | ||
本发明公开了一种多片外存储器控制方法和装置,该装置适用于Xilinx公司FPGA芯片,包括:用户接口模块,每个用户接口模块由命令FIFO、写数据FIFO、读数据FIFO组成,用户程序对多个片外存储器的控制可简化为对用户接口模块中的FIFO控制;接口复用模块,该模块完成对多个用户接口模块的轮询读写和位宽对比;时序转换模块,该模块完成FIFO时序与MIG时序(Xilinx公司FPGA中用于控制片外存储器的IP核)间的转换。本发明能够在一定程度上避免用户直接操作MIG IP核复杂的接口时序,只需操作FIFO时序即可完成对多个片外存储器的控制。
技术领域
本发明属于电子工程和计算机科学领域,具体涉及一种多片外存储器控制方法和装置。
背景技术
MIG(Memory Interface Generator)IP核是FPGA生产商Xilinx为FPGA开发者提供的,用于实现访问片外存储器,如DDR2和DDR3等。MIG IP核自身提供两种形式的用户接口:Native接口和AXI接口。其中AXI接口形式符合国际标准,功能完备,但是由于AXI接口的信号较多且时序较为复杂,在手动编码的设计方式中,却会很大程度上拖慢设计进度;Native接口由Xilinx自行开发完成,优点是接口信号相对较少,时序相对简单,但是却不能适应用户逻辑的数据位宽,无法进行完整的数据Burst传输操作,且不具备多个用户程序对多个片外存储器的控制能力。即,该IP核的用户接口功能完备时,接口形式复杂;用户接口形式相对简单时,接口功能不够完备。
发明内容
为了解决上述技术问题本发明提出了一种多片外存储器控制方法和装置,包括设计用户接口模块、接口复用模块和时序转换模块,能够在一定程度上避免用户直接操作MIGIP核复杂的接口时序,只需操作FIFO时序即可完成对多个片外存储器的控制。
本发明解决其技术问题是采取以下技术方案实现的:一种多片外存储器控制装置,其特征在于,包括:
(1)用户接口模块,包含多个用户接口,每个用户接口包括命令FIFO、写数据FIFO、读数据FIFO,用户对多个片外存储器的控制简化为对用户接口中的FIFO控制,具体包括:
①每个拟控制片外存储器的用户接口,包括三个独立的FIFO,即上述命令FIFO、写数据FIFO、读数据FIFO;
②所述命令FIFO用于按序存储该用户接口的多个读写命令,包括读命令、写命令、读写字节长度、位宽、目标片外存储器地址;
③所述写数据FIFO用于按序存储该用户接口拟写入目标片外存储器的有效数据;
④所述读数据FIFO用于按序存储该用户接口从目标片外存储器读取的有效数据;
(2)接口复用模块,用于完成对多个用户接口的轮询读写、位宽对比、按序存储,具体包括:
①轮询读写模块,用于完成对多个用户接口的轮询读写,即在完成对某个用户接口的读写后,无论该用户接口是否还有未处理的任务,接口复用模块均将指向下一个用户接口;
②位宽对比模块,读取用户接口中命令FIFO中的位宽字段,以FPGA中的MIG IP核的位宽为依据,将用户接口中写数据FIFO中的数据位宽与MIG IP位宽对比,即当用户接口中写数据FIFO中的数据位宽小于MIG IP位宽时,将写数据FIFO中的数据高位补0;
③按序存储模块,接口复用模块将MIG IP核返回的数据直接按序存入相对应的用户接口读FIFO中,不作位宽调整;
(3)时序转换模块,该模块完成FIFO时序与MIG IP核时序间的转换,具体包括:
①读时序转换状态机模块,用于完成FIFO读时序与MIG IP核读时序间的转换,实现用户接口基于FIFO时序的片外存储器数据读取;
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