[发明专利]一种加速组件、加速装置以及电子设备

说明书

本披露涉及一种加速单元、加速组件、加速装置以及电子设备。其中该加速单元可以包括在组合处理装置中，该组合处理装置还可以包括互联接口和其他处理装置。所述加速单元与其他处理装置进行交互，共同完成用户指定的计算操作。组合处理装置还可以包括存储装置，该存储装置分别与加速单元和其他处理装置连接，用于该加速单元和其他处理装置的数据服务。借助于本披露的内容，实现高速处理海量数据。

技术领域

本披露一般地涉及处理器技术领域。更具体的，本披露涉及一种加速单元、加速组件、加速装置、板卡以及电子设备。

背景技术

目前，随着人工智能(AI，Artificial Intelligence)和机器学习(MachineLearning)的快速发展，未来对超高性能处理器的需求将越来越大，同时大数据时代对数据的处理提出更高的需求。高性能处理器及集群需要完成海量数据的实时处理，在规定的时间内完成复杂模型的训练和推理等。ASIC(Application Specific Integrated Circuit)是专用加速芯片，可以用于训练深度神经网络。ASIC可以在更短的时间内完成工作，比非并行处理超级计算机使用的数据中心基础架构少得多。

然而，面对海量的数据时，单个ASIC性能再强大也难免势单力薄，为了获得更强大的算力，常用的方案采用多个ASIC加速芯片。但是，对于多个ASIC互连构成的多卡网络而言，超高的数据吞吐量对于ASIC的数据传输带宽带来了重大的挑战。因此如何设计芯片之间的互联方案以提高整个系统的计算能力，达到高效处理海量数据，成为了构建高性能处理器集群的关键技术问题。

发明内容

为了解决上述技术问题，本披露提供了一种能够提高计算能力的加速单元、加速组件、加速装置、板卡以及电子设备。

在一个方面，本披露提供一种加速组件，包括多个加速单元，每个加速单元包括M个本单元加速卡，每个本单元加速卡包括内接端口，每个本单元加速卡通过内接端口与其他的本单元加速卡相连接，其中，M个本单元加速卡在逻辑上形成为L*N规模的加速卡矩阵，L和N为不小于2的整数，所述M个本单元加速卡中的至少一个包括外接端口，所述加速单元之间通过外接端口连接。

在又一个方面，本披露提供一种加速装置，包括多个加速单元，每个加速单元包括M个本单元加速卡，每个本单元加速卡包括内接端口，每个本单元加速卡通过内接端口与其他的本单元加速卡相连接，其中，M个本单元加速卡在逻辑上形成为L*N规模的加速卡矩阵，L和N为不小于2的整数，所述M个本单元加速卡中的至少一个包括外接端口，所述加速单元之间通过外接端口连接，所述多个加速单元在逻辑上呈多层结构，每一层包括一个加速单元，每个加速单元的本单元加速卡通过外接端口与外单元加速卡相连接，并且最后一个加速单元与第一个加速单元相连接，从而所述多个加速单元首尾相连形成环形结构。

在又一个方面，本披露提供一种加速装置，包括多个如上所述的加速组件，所述加速组件之间通过空闲的外接端口相互连接。

在另一个方面，本披露提供一种电子设备，包括如上所述的加速组件，或者如上所述的加速装置。

本披露方案中，加速单元由多个加速卡组成，对于多个加速卡，每个加速卡通过该加速卡的内接端口与其他加速卡相连接，实现加速卡间的互连，这样的设置能够有效提高加速单元的计算能力，有利于提升处理海量数据的速度。并且，对于加速组件和加速装置，通过加速单元间的互联方式，可以使得整个系统的延时最小，能够最大限度的满足系统在处理海量数据的同时对实时性的要求，有利于提高整个系统的计算能力以及实现系统高速处理海量数据的目的。

附图说明

通过参考附图阅读下文的详细描述，本披露示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本披露的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：

图1a为披露一个实施方式中加速单元结构示意图