[发明专利]半导体器件及其制造方法在审

专利信息
申请号: 202010974947.8 申请日: 2020-09-16
公开(公告)号: CN112530899A 公开(公告)日: 2021-03-19
发明(设计)人: 张丰愿;诺·穆罕默德·艾杜维蒂尔;黄博祥;詹森博;陈明发;刘钦洲;郑仪侃 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L23/498 分类号: H01L23/498;H01L21/48
代理公司: 北京德恒律治知识产权代理有限公司 11409 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 台湾;71
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摘要:
搜索关键词: 半导体器件 及其 制造 方法
【说明书】:

发明的实施例提供了一种半导体器件以及制造方法,其中,金属化层位于衬底上方,电源网格线位于金属化层内。信号焊盘位于金属化层内,并且信号焊盘由电源网格线围绕。信号外部连接件电连接至信号焊盘。本发明的实施例另一方面提供一种制造半导体器件的方法。

技术领域

本申请的实施例涉及半导体领域,具体地,涉及半导体器件及其制造方法。

背景技术

由于各种电子元件(例如,晶体管、二极管、电阻器、电容器等)在集成密度方面的不断改进,半导体工业经历了快速增长。在大多数情况下,在集成密度方面的这种改进来自最小特征尺寸的不断减小(例如,缩小半导体工艺节点至20nm以下节点),这允许将更多组件集成到给定区域中。随着近来对小型化、更高速度和更大带宽、以及更低功耗和等待时间的需求的增长,对半导体管芯的更小并且更具创造性的封装技术的需求日益增长。

随着半导体技术的进一步发展,已经出现了诸如3D集成电路(3DIC)的堆叠的半导体器件,其对于进一步减小半导体器件的物理尺寸是有效的。在堆叠的半导体器件中,将诸如逻辑电路、存储电路、处理器电路等的有源电路制造在不同的半导体晶圆上。可以将两个或者更多个半导体晶圆安装在彼此的顶部上,以进一步减小半导体器件的形状因数。然而,为了进一步减小尺寸并且改善器件的操作特性,需要进一步的改进。

发明内容

本申请的实施例提供一种半导体器件,包括:金属化层,位于衬底上方;电源网格线,位于金属化层内;第一信号焊盘,位于金属化层内并且由电源网格线围绕;以及信号外部连接件,电连接至第一信号焊盘。

本申请的实施例提供一种半导体器件,包括:第一半导体器件的信号连接件;第一半导体器件的通孔,物理地接触信号连接件和金属化层的第一导电部分;以及电源网格,位于金属化层内,其中,电源网格的第一单线围绕第一导电部分。

本申请的实施例提供一种制造半导体器件的方法,方法包括:在第一半导体衬底上方形成第一金属化层,第一金属化层包括具有第一线的电源网格和信号连接件器,第一线沿着第一方向具有第一宽度,信号连接件器与第一线的至少两侧相邻,信号连接件器沿着第一方向具有小于第一宽度的第二宽度;以及形成与信号连接件器电连接的接合焊盘金属迹线。

附图说明

当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该指出,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的第一半导体器件;

图2是根据一些实施例的电源网格的俯视图;

图3示出了根据一些实施例的第一半导体器件到第二半导体器件的接合;

图4示出了根据一些实施例的可以实现的改进;

图5示出了根据一些实施例的偏移的电源网格金属迹线;

图6A-图6B示出了根据一些实施例的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。另外,本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简化和清楚的目的,其本身并不指示所讨论的各种实施例和/或结构之间的关系。

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