[发明专利]半导体装置的制造方法

说明书

半导体装置的制造方法，包括：提供半导体基板；从半导体基板的顶表面外延成长阻挡层，其中阻挡层具有与半导体基板不同的晶格常数；于阻挡层之上外延成长半导体层；图案化半导体层以形成半导体鳍片，其中阻挡层位于半导体鳍片之下；形成接触半导体鳍片的源极/漏极部件；以及形成齿合半导体鳍片的栅极结构。

技术领域

本发明实施例涉及一种半导体装置及其制造方法，特别涉及一种场效晶体管及其制造方法。

背景技术

半导体集成电路产业历经指数性的成长。集成电路材料与设计的科技进展产生了各个世代的集成电路，其中各世代相较于先前世代具有较小且较为复杂的电路。集成电路演进期间，功能密度(亦即，单位芯片面积的内连线装置数目)通常会增加而几何尺寸(亦即，可利用工艺生产的最小元件(或线))却减少。此微缩化的过程通常会提高生产效率以及降低相关成本而提供助益。这样的微缩化也会增加处理与制造集成电路的复杂度。

近来，在多栅极(multi-gate)装置中投入了许多努力，通过增加栅极通道耦合(gate-channel coupling)、减少关闭状态(off-state)电流以及减少短通道效应(short-channel effects,SCEs)来改善栅极控制。其中所采用的一种多栅极装置为全绕式栅极(gate-all-around,GAA)晶体管。全绕式栅极装置由于栅极结构而得其名，其栅极结构可于通道区周围延伸而在两侧或四侧提供途径至通道。全绕式栅极装置与传统的互补式金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)工艺相容，且全绕式栅极装置的结构使其得以高度微缩而同时维持栅极控制以及减缓短通道效应。在常规工艺中，全绕式栅极以堆叠纳米片(nanosheet)的组态提供通道。整合在堆叠纳米片周围制造全绕式栅极部件的步骤是有难度的。例如，就常规而言，在全绕式栅极工艺流程中，形成外延(epitaxial)堆叠之前会于基板中进行抗击穿(anti-punch-through,APT)布植(implantation)。然而，外延成长半导体鳍片(fin)时，杂质掺质从抗击穿层非所欲的扩散会造成晶格错位(lattice dislocation)。再者，在全绕式栅极工艺流程中，形成内间隔物(inner spacer)是一项重要的工艺，可减少电容值(capacitance)并防止栅极堆叠与源极/漏极区之间的漏电流(leakage)。然而，杂质掺质从抗击穿层不一致的扩散会造成内间隔物失准(misalignment)，进而于全绕式栅极装置导入不均匀性(non-uniformity)且可衰减集成芯片的性能。因此，虽然目前的方法已在许多方面符合需求，但关于制得装置的性能的难题并非在所有方面皆令人满意。

发明内容

本发明实施例提供一种半导体装置的制造方法。半导体装置的制造方法包括提供半导体基板；从半导体基板的顶表面外延成长阻挡层(blocking layer)，其中阻挡层具有与半导体基板不同的晶格常数(lattice constant)；于阻挡层之上外延成长半导体层；图案化半导体层，以形成半导体鳍片(fin)，其中阻挡层位于半导体鳍片之下；形成与半导体鳍片接触的源极/漏极部件(feature)；以及形成齿合(engaging)半导体鳍片的栅极结构。

本发明实施例亦提供一种多栅极装置的制造方法。多栅极装置的制造方法包括提供半导体基板；形成与半导体基板接触的阻挡层，其中阻挡层具有大于半导体基板的阻抗性；形成与阻挡层接触的缓冲层，其中缓冲层具有小于阻挡层的阻抗性；于缓冲层之上形成多个半导体纳米片；形成与半导体纳米片接触的外延源极/漏极部件；以及形成包覆各个半导体纳米片的栅极结构。

本发明实施例亦提供一种半导体装置。半导体装置包括半导体基板；阻挡层，设置于半导体基板之上；缓冲层，设置于阻挡层之上；多个半导体纳米片，设置于缓冲层之上；源极/漏极部件，抵接于半导体纳米片；栅极堆叠，包覆各个半导体纳米片；以及内间隔物，夹设于源极/漏极部件与栅极堆叠之间。

附图说明