[发明专利]神经网络处理器中的可变时钟自适应在审

专利信息
申请号: 202010978759.2 申请日: 2020-09-17
公开(公告)号: CN112529170A 公开(公告)日: 2021-03-19
发明(设计)人: N·乔拉;G·德索利;M·阿尤蒂亚瓦斯;T·勃伊施;S·P·辛格 申请(专利权)人: 意法半导体股份有限公司;意法半导体国际有限公司
主分类号: G06N3/063 分类号: G06N3/063;G06N3/04;G06F1/04
代理公司: 北京市金杜律师事务所 11256 代理人: 董莘
地址: 意大利阿格*** 国省代码: 暂无信息
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摘要:
搜索关键词: 神经网络 处理器 中的 可变 时钟 自适应
【权利要求书】:

1.一种设备,包括:

控制字生成电路系统,所述控制字生成电路系统在操作中基于指示神经网络的处理任务的当前帧执行速率的信息和参考时钟信号来生成时钟频率控制字;以及

时钟生成器,耦合到所述控制字生成电路系统,并且所述时钟生成器在操作中基于所述时钟频率控制字来生成神经网络时钟信号以供所述神经网络使用。

2.根据权利要求1所述的设备,其中所述控制字生成电路系统在操作中基于参考频率来确定所述频率控制字。

3.根据权利要求2所述的设备,其中指示所述当前帧执行速率的所述信息包括帧同步信息,并且所述控制字生成电路系统包括:

频率计数器,所述频率计数器在操作中至少部分地基于所述参考时钟信号和所述帧同步信息来确定当前帧处理频率;以及

比例积分控制器,所述比例积分控制器在操作中基于所确定的所述帧处理频率与所述参考频率之间的差来生成所述时钟频率控制字。

4.根据权利要求3所述的设备,其中所述参考频率基于仅处理非零操作的内核的执行的帧处理频率。

5.根据权利要求4所述的设备,其中所述参考频率对应于标称内核数据稀疏性,所述标称内核数据稀疏性与所述神经网络的所述处理任务相关联。

6.根据权利要求2所述的设备,其中所述参考频率基于平均帧执行速率。

7.根据权利要求3所述的设备,其中所述控制字生成电路系统包括耦合到所述频率计数器的频率误差生成器,所述频率误差生成器在操作中确定所确定的所述帧处理频率与所述参考频率之间的差。

8.根据权利要求1所述的设备,包括自适应电压缩放控制器,所述自适应电压缩放控制器在操作中修改所述神经网络的供应电压。

9.根据权利要求8所述的设备,其中,在操作中,所述自适应电压缩放控制器基于所述神经网络时钟信号来修改所述供应电压。

10.根据权利要求1所述的设备,包括动态电压频率缩放控制器,所述动态电压频率缩放控制器在操作中生成控制信息,并且所述时钟生成器基于由所述动态电压频率缩放控制器生成的所述控制信息来生成所述神经网络时钟信号。

11.根据权利要求1所述的设备,其中指示当前帧执行速率的所述信息包括:与所述处理任务相关联的多个开始中断时间、以及与所述处理任务相关联的对应的多个停止中断时间。

12.根据权利要求11所述的设备,其中所述多个开始中断时间中的每个开始中断时间对应于与处理相应的数据帧相关联的开始时间,并且所述多个停止中断时间中的每个停止中断时间对应于与处理所述相应的数据帧相关联的停止时间。

13.根据权利要求12所述的设备,其中所述多个开始中断时间和所述多个停止中断时间中的每个时间与处理权重相关联,并且在操作中,所述控制字生成电路系统基于所述处理权重来生成所述时钟频率控制字。

14.根据权利要求1所述的设备,其中指示所述当前帧执行速率的所述信息与所述神经网络的所述处理任务的当前内核数据稀疏性相关联。

15.根据权利要求1所述的设备,其中所述时钟生成器是包括锁相环(PLL)时钟生成器和锁频环(FLL)时钟生成器的组中的一个时钟生成器。

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