[发明专利]DDR控制系统及DDR存储系统

说明书

本发明提供了一种DDR控制系统及DDR存储系统，以集成在同一片上系统中的MCU内核和FPGA内核组成的SoC架构为基础，基于FPGA内核中的逻辑资源来实现MCU和片外DDR存储器之间的DDR控制系统，该DDR控制系统为片内DDR控制系统，包括MCU总线映射模块、DDR数据缓存模块以及DDR控制器模块，且基于FPGA可编程的特点，实现DDR控制器模块的数量以及MCU总线映射模块映射出的子系统总线的数量可以动态调整，用户可以动态配置MCU外部的DDR控制器模块的数量，并进一步通过DDR控制器模块动态配置所接入的片外DDR存储器，以达到片外DDR存储器的功能和数据动态可配的目的，提高了MCU的扩展性和易用性，有助于用户快速应用DDR存储器。

技术领域

本发明涉及DDR存储技术领域，特别涉及一种DDR控制系统及DDR存储系统。

背景技术

双倍数据速率(Double Data Rate，DDR)存储器与传统的单数据速率存储器相比，DDR存储器技术实现了一个时钟周期内进行两次读写操作，即在时钟的上升沿和下降沿时分别执行一次读写操作。DDR存储器所具有的速度优势，被广泛应用于图像处理等领域。

随着DDR存储器技术的快速发展，对微控制器(Micro Controller Unit，MCU)控制领域提出了更高的要求，尤其是在图像处理领域，需要MCU可以直接访问到DDR存储器。然而传统MCU单核架构中没有专用的DDR接口，MCU内核访问其外部的DDR存储，还需要通过一个片外的DDR控制芯片来实现，MCU外部设备DDR存储器的设计与应用复杂度较高，不利于用户快速应用DDR存储器。

发明内容

本发明的目的在于提供一种DDR控制系统及DDR存储系统，能够基于FPGA逻辑资源实现片内DDR控制系统，以解决传统MCU必须借助外部DDR控制芯片才能读写控制DDR存储器的问题。

为解决上述技术问题，本发明提供一种DDR控制系统，其包括集成在同一片上系统中的MCU内核和FPGA内核，所述FPGA内核逻辑资源设置有：

DDR控制器模块，所述DDR控制器模块用于基于所述FPGA内核的逻辑资源实现DDR总线标准协议，并连接位于所述片上系统外部的相应的片外DDR存储器；

MCU总线映射模块，所述MCU总线映射模块用于将所述MCU内核的MCU系统总线，映射为数量能够动态配置的多条子系统总线；

DDR数据缓存模块，用于将相应的DDR控制器模块与所述MCU总线映射模块连接，并实现所述MCU内核和相应的所述DDR控制器模块之间跨时钟数据同步。

可选地，所述DDR控制器模块还用于连接相应的所述子系统总线，所述DDR控制器模块与DDR数据缓存模块一一对应设置。

可选地，所述MCU总线映射模块通过所述FPGA内核的内部边界延伸到所述FPGA内核，与相应的所述DDR控制器模块连接，实现MCU内核与所述片外DDR存储器的交互。

可选地，所述MCU总线映射模块包括地址译码器和多路选择器；所述地址译码器用于将所述MCU系统总线中的地址信号映射成各条所述子系统总线的地址信号；所述多路选择器用于将所述MCU系统总线中的数据信号映射成各条所述子系统总线的数据信号。

可选地，所述DDR控制器模块连接位于所述片上系统外部的相应的片外DDR存储器，所述DDR控制器模块为一个或多个且包括：

DDR功能控制模块，用于基于所述FPGA内核的逻辑资源实现DDR总线标准协议，并连接相应的所述片外DDR存储器，以实现对所述片外DDR存储器的读写控制；

DDR总线内部接口，连接所述DDR功能控制模块和所述DDR数据缓存模块，用于实现DDR功能控制模块和所述DDR数据缓存模块之间的交互。