[发明专利]一种基于FPGA的Join算法实现方法、系统、装置和介质在审

专利信息
申请号: 202010983491.1 申请日: 2020-09-18
公开(公告)号: CN112069216A 公开(公告)日: 2020-12-11
发明(设计)人: 牛晓威;张明瑞;王培培;王文盛 申请(专利权)人: 山东超越数控电子股份有限公司
主分类号: G06F16/2455 分类号: G06F16/2455;G06F16/22;G06F16/2453
代理公司: 北京连和连知识产权代理有限公司 11278 代理人: 刘小峰;宋薇薇
地址: 250104 山东省*** 国省代码: 山东;37
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摘要:
搜索关键词: 一种 基于 fpga join 算法 实现 方法 系统 装置 介质
【权利要求书】:

1.一种基于FPGA的Join算法实现方法,其特征在于,包括通过FPGA执行以下步骤:

接收小表数据并存储;

接收大表数据并暂存;

将所述大表数据分为多路,对所有的各路大表数据并行进行FIFO处理;

依次判断所述各路大表数据与所述小表数据是否匹配;

输出互相匹配的所述各路大表数据和所述小表数据。

2.根据权利要求1所述的方法,其特征在于,接收所述小表数据并存储包括:

将所述小表数据存入其对应的第一hash值所映射的第一hash空间。

3.根据权利要求1所述的方法,其特征在于,所述FIFO处理包括:

将所述各路大表数据存入各自对应的第二hash值所映射的各自的第二hash空间,并按FIFO方式运行。

4.根据权利要求2或3所述的方法,其特征在于,依次判断所述各路大表数据与所述小表数据是否匹配包括:

若是检测到FIFO队列非空,读取所述各路大表数据,并读取所述小表数据,判断所述各路大表数据与所述小表数据是否匹配。

5.根据权利要求1所述的方法,其特征在于,还包括:

对匹配后输出的所述各路大表数据和所述小表数据进行打包并上传。

6.根据权利要求5所述的方法,其特征在于,还包括:

将打包后的数据通过XDMA上传到上位机,上位机接收到所述数据后进行显示。

7.一种基于FPGA的Join算法实现系统,其特征在于,包括:

第一接收模块,用于接收小表数据并存储;

第二接收模块,用于接收大表数据并暂存;

FIFO处理模块,用于将所述大表数据分为多路,对所有的各路大表数据并行进行FIFO处理;

判断模块,用于依次判断所述各路大表数据与所述小表数据是否匹配;以及

输出模块,用于输出匹配后的所述各路大表数据和所述小表数据。

8.根据权利要求7所述的系统,其特征在于,

所述第一接收模块还包括第一hash match模块,用于将所述小表数据存入其对应的第一hash值所映射的第一hash空间;

所述FIFO处理模块还包括第二hash match模块,用于将所述各路大表数据存入各自对应的第二hash值所映射的各自的第二hash空间。

9.一种基于FPGA的Join算法实现装置,其特征在于,包括FPGA,所述FPGA配置用于实现如权利要求1-6任意一项所述的方法。

10.一种基于FPGA的Join算法实现存储介质,其特征在于,存储有计算机程序,所述计算机程序被执行时实现如权利要求1-6任意一项所述的方法。

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