[发明专利]三维存储器件及其制作方法在审
申请号: | 202010996327.4 | 申请日: | 2020-09-21 |
公开(公告)号: | CN111987108A | 公开(公告)日: | 2020-11-24 |
发明(设计)人: | 吴继君 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L27/11582 | 分类号: | H01L27/11582;H01L27/1157 |
代理公司: | 深圳紫藤知识产权代理有限公司 44570 | 代理人: | 张晓薇 |
地址: | 430205 湖北省武汉*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 三维 存储 器件 及其 制作方法 | ||
1.一种三维存储器件,其特征在于,包括:
第一阵列结构,所述第一阵列结构包括第一基底、位于所述第一基底上的第一堆叠层、贯穿所述第一堆叠层的第一存储串以及贯穿所述第一堆叠层和所述第一基底的第一通道;
第二阵列结构,所述第二阵列结构包括第二基底、位于所述第二基底上的第二堆叠层和贯穿所述第二堆叠层的第二存储串;
第一互联层,位于所述第一基底背离所述第一堆叠层的一侧,所述第一互联层具有与所述第一通道电连接的第一键合触点;以及
第二互联层,位于所述第二堆叠层背离所述第二基底的一侧,所述第二互联层具有与所述第二存储串电连接的第二键合触点,所述第一互联层和所述第二互联层相对设置并键合,以使所述第一键合触点和所述第二键合触点电连接。
2.根据权利要求1所述的三维存储器件,其特征在于,所述第一通道包括贯穿所述第一堆叠层的导电沟道、以及内嵌于所述第一基底中且与所述导电沟道接触的导电部,所述导电部与所述第一互联层电连接;所述第一基底内还设有介电层,所述介电层围绕所述导电部设置,以隔离所述导电部与所述第一基底。
3.根据权利要求2所述的三维存储器件,其特征在于,所述导电部的关键尺寸大于所述导电沟道的关键尺寸。
4.根据权利要求2所述的三维存储器件,其特征在于,所述导电沟道为虚拟的存储串。
5.根据权利要求1所述的三维存储器件,其特征在于,
所述第一互联层包括第一连线层和位于所述第一连线层背离所述第一基底一侧的第一键合层,所述第一连线层包括与所述第一通道电连接的第一金属线层,所述第一键合触点位于所述第一键合层且与所述第一金属线层电连接;
所述第二互联层包括第二连线层和位于所述第二连线层背离所述第二堆叠层一侧的第二键合层,所述第二连线层包括与所述第二存储串电连接的第二位线层,所述第二键合触点位于所述第二键合层且与所述第二位线层电连接;所述第一键合层和所述第二键合层相键合。
6.根据权利要求1所述的三维存储器件,其特征在于,所述第二阵列结构还包括贯穿所述第二堆叠层和所述第二基底的第二通道,所述第二通道与所述第二互联层电连接;所述第三存储器件还包括:
第三互联层,所述第三互联层位于所述第二基底背离所述第二堆叠层的一侧,所述第三互联层具有与所述第二通道电连接的第三键合触点;
第三阵列结构,所述第三阵列结构包括第三基底、位于所述第三基底上的第三堆叠层和贯穿所述第三堆叠层的第三存储串;
第四互联层,所述第四互联层位于所述第三堆叠层背离所述第三基底的一侧,所述第四互联层具有与所述第三存储串电连接的第四键合触点,所述第四互联层和所述第三互联层相对设置并键合,以使所述第三键合触点和所述第四键合触点电连接。
7.根据权利要求1所述的三维存储器件,其特征在于,所述第一阵列结构还包括第一位线层,所述第一位线层位于所述第一堆叠层背离所述第一基底的一侧,所述第一存储串和所述第一通道均与所述第一位线层电连接。
8.根据权利要求1所述的三维存储器件,其特征在于,所述三维存储器件还包括驱动结构,所述驱动结构位于所述第一堆叠层背离所述第一基底的一侧,且与所述第一阵列结构键合。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的