[发明专利]半导体结构的制作方法

说明书

一种半导体结构的制作方法包括以下步骤。提供半导体晶片，半导体晶片包括集成电路组件、分别环绕集成电路组件的密封环及设置在密封环之间的测试结构。至少沿第一路径执行第一晶片锯切工艺，以将半导体晶片单体化成多个第一单体化集成电路组件，所述多个第一单体化集成电路组件各自包括测试结构之中的一测试结构。当执行第一晶片锯切工艺时，测试结构的测试接垫位于第一路径旁边，使得第一单体化集成电路组件中的测试结构中的对应的一个测试结构的测试接垫在侧向上与第一单体化集成电路组件的侧壁间隔开一定距离。

技术领域

本发明实施例涉及一种半导体结构及其制作方法。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速成长。在很大程度上，集成密度的这一提高是源自最小特征尺寸(minimum feature size)的反复减小(例如，朝向次20nm节点(sub-20nm node)缩小半导体工艺节点)，此使更多的组件能够集成到给定面积中。随着近来对小型化、较高的速度及较大的带宽以及较低的功率消耗及等待时间的需求的增长，对更小且更具创造性的半导体管芯封装技术的需要也随之增长。

随着半导体技术进一步发展，堆叠式及接合式的半导体装置已成为用于进一步减小半导体装置的实体大小的有效替代方案。在堆叠式半导体装置中，例如逻辑、存储器、处理器电路等有源电路至少部分地在单独的衬底上制作，且然后再实体接合及电接合在一起以形成功能性装置。此种接合工艺利用复杂的技术，且期望对此加以改善。

发明内容

本发明实施例提供一种方法，其包括：提供半导体晶片，半导体晶片包括多个集成电路组件、分别环绕多个集成电路组件的多个密封环及设置在多个密封环之间的多个测试结构；以及至少沿第一路径执行第一晶片锯切工艺，以将半导体晶片单体化成多个第一单体化集成电路组件，多个第一单体化集成电路组件各自包括多个测试结构之中的测试结构，其中，当执行第一晶片锯切工艺时，多个测试结构的多个测试接垫位于第一路径旁边，使得第一单体化集成电路组件中的多个测试结构中的对应一个测试结构的测试接垫在侧向上与第一单体化集成电路组件的侧壁间隔开一定距离。

本发明实施例提供一种方法，其包括：提供半导体晶片，半导体晶片包括多个集成电路组件、分别环绕多个集成电路组件的多个密封环以及设置在多个密封环之间的多个测试结构；以及至少沿路径执行晶片锯切工艺，以将半导体晶片单体化成多个单体化集成电路组件，其中，当执行晶片锯切工艺时，多个测试结构沿路径排列，使得多个单体化集成电路组件中的每一者包括多个测试结构中的对应一个测试结构的残留结构，其中残留结构不具有铝接垫。

本发明实施例提供一种装置，其包括第一半导体管芯。第一半导体管芯包括集成电路组件、密封环以及测试结构。密封环环绕集成电路组件。密封环的一部分位于集成电路组件与测试结构之间，且测试结构包括测试接垫，测试接垫在侧向上与第一半导体管芯的侧壁间隔开一定距离。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A、图1C及图1D是示意性地示出根据本公开一些实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图1B是示意性地示出根据本公开一些实施例的图1A中所示的集成电路组件、环形密封件及测试结构的俯视图。

图2A、图2C及图2D是示意性地示出根据本公开一些其他实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图2B是示意性地示出根据本公开一些实施例的图2A中所示的集成电路组件、密封环及测试结构的俯视图。

图3A、图3C及图3D是示意性地示出根据本公开一些其他实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图3B是示意性地示出根据本公开一些实施例的图3A中所示的集成电路组件、环形密封件及测试结构的俯视图。