[发明专利]半导体结构

说明书

本发明公开一种半导体结构，包括：半导体堆叠，在基板上方，其中每个该半导体堆叠在第一方向上延伸，并且相邻的半导体堆叠在不同于该第一方向的第二方向上彼此间隔开，其中每个该半导体堆叠包括：沟道层，位于该基板上方并在第三方向上彼此间隔开，其中该第三方向垂直于该第一方向和该第二方向；以及栅极结构，包括：围绕相应的该沟道层的栅极介电层；以及沿着该栅极介电层的侧壁和该栅极介电层的最上面的栅极介电层的顶表面的栅电极，其中，该沟道层的两个最下面的沟道层之间沿第三方向的间距大于该沟道层的两个最上面沟道层之间沿第三方向的间距。这样可以获得每个半导体堆叠中包括沟道层的纳米片晶体管的更均匀的阈值电压。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构。

背景技术

近年来，先进的集成电路(integrated circuit，IC)器件已经变得越来越多功能，并且尺寸缩小了。尽管按比例缩小的制程通常会提高生产效率并降低相关成本，但它也增加了处理和制造IC器件的复杂性。例如，已经引入了鳍式场效应晶体管(Fin Field-EffectTransistor，FinFET)来替代平面晶体管。在这些FinFET中，已开发出了诸如纳米片(nanosheet)金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)之类的全闸(gate-all-around，GAA)结构，以具有出色的电特性，例如与目前的FinFET技术电流相比，具有改善的功率性能和面积缩放(面积减小)。

尽管包括纳米片晶体管的现有半导体结构及其制造方法已经足以满足其预期目的，但是它们在所有方面都不是完全令人满意的。例如，在包括纳米片晶体管的半导体结构中，每个多层鳍片包括堆叠在基板上的几个沟道层，并且多层鳍片之一中的沟道层在垂直于基板的方向上彼此分开。这些多层鳍片相对较高(高度较高)，并且难以用所需的材料填充鳍片较深位置中的空白空间(empty space)，例如用栅电极(gate electrode)层材料填充多层鳍片底部附近的空白空间。由相同的栅极堆叠(gate stack)控制的纳米片晶体管之间的栅电极层的厚度不均匀。因此，由相同的栅极堆叠控制的纳米片晶体管之间的阈值电压将是不同的，这会在运行期间影响半导体结构的电性能。因此，关于包括半导体集成电路和技术中的纳米片晶体管的半导体结构，仍然有一些要克服的问题。

发明内容

有鉴于此，本发明提供一种半导体装置，与传统设计相比，可以大大降低功耗。

有鉴于此，本发明提供一种半导体结构，可以获得包括每个半导体堆叠中的纳米片晶体管的均匀阈值电压，改善半导体结构的电性能。

根据本发明的第一方面，公开一种半导体结构，包括：

半导体堆叠，在基板上方，其中每个该半导体堆叠在第一方向上延伸，并且相邻的半导体堆叠在不同于该第一方向的第二方向上彼此间隔开，其中每个该半导体堆叠包括：

沟道层，位于该基板上方并在第三方向上彼此间隔开，其中该第三方向垂直于该第一方向和该第二方向；以及

栅极结构，包括：围绕相应的该沟道层的栅极介电层；以及沿着该栅极介电层的侧壁和该栅极介电层的最上面的栅极介电层的顶表面的栅电极，

其中，该沟道层的两个最下面的沟道层之间沿第三方向的间距大于该沟道层的两个最上面沟道层之间沿第三方向的间距。

根据本发明的第二方面，公开一种半导体结构，包括：

半导体堆叠，在基板上方，其中每个该半导体堆叠在第一方向上延伸，并且相邻的半导体堆叠在不同于该第一方向的第二方向上彼此间隔开，其中每个该半导体堆叠包括：

沟道层，位于该基板上方并在第三方向上彼此间隔开，其中该第三方向垂直于该第一方向和该第二方向；