[发明专利]半导体结构制备方法、半导体器件和电子装置

说明书

本申请实施例提供一种半导体结构制备方法、半导体器件和电子装置，涉及微电子技术领域，可以提高制备多条层叠纳米线时纳米线的均匀度，从而提高了应用该纳米线的半导体器件的性能。半导体结构制备方法包括：形成基材层，并在基材层上设置第一沟槽和第二沟槽，每个第一沟槽的宽度以及每个第二沟槽的宽度为A1，15nm≤A1≤30nm，任意相邻的两个第一沟槽之间的距离为A2，任意相邻的两个第二沟槽之间的距离为A2，20nm≤A2≤60nm；在每个第一沟槽和每个第二沟槽中形成催化金属；进行退火处理，在第一表面，催化金属沿着对应的第一沟槽移动，形成第一掺杂的第一纳米线，在第二表面，催化金属沿着对应的第二沟槽移动，形成第二掺杂的第二纳米线。

技术领域

本申请涉及微电子技术领域，特别涉及一种半导体结构制备方法、半导体器件和电子装置。

背景技术

随着微电子技术的发展，如何提高集成电路的集成度是微电子工艺中的核心问题。半导体结构是集成电路中的重要组成部分，例如在晶体管中，通过半导体结构来实现沟道，而晶体管中沟道的形貌对于晶体管性能起到决定作用。随着集成电路集成度的提高，晶体管的尺寸越来越小，相应的形成晶体管沟道的半导体结构尺寸也越来越小，例如通过半导体材料制备的纳米线通过掺杂工艺形成不同掺杂的纳米线，然而，目前对于高集成度的工艺下制备的纳米线，例如制备超过10层的层叠纳米线，纳米线的均匀性较差，从而导致应用该纳米线的半导体器件的性能较差。

发明内容

本申请技术方案提供了一种半导体结构制备方法、半导体器件和电子装置，可以提高制备多条层叠纳米线时纳米线的均匀度，从而提高了应用该纳米线的半导体器件的性能。

第一方面，本申请技术方案提供了一种半导体结构制备方法，包括：

形成基材层，并在基材层的第一表面上设置依次排列的多个第一沟槽，以及在基材层的第二表面上设置依次排列的多个第二沟槽，第一表面和第二表面分别位于基材层的相对两侧，每个第一沟槽的宽度以及每个第二沟槽的宽度为A1，15nm≤A1≤30nm，任意相邻的两个第一沟槽之间的距离为A2，任意相邻的两个第二沟槽之间的距离为A2，20nm≤A2≤60nm；

在每个第一沟槽和每个第二沟槽中形成催化金属；

在第一表面上包括第一沟槽的位置沉积第一掺杂的非晶前驱体，第一掺杂的非晶前驱体与第二表面无交叠；

在第二表面上包括第二沟槽的位置沉积第二掺杂的非晶前驱体；

对形成有催化金属、第一掺杂的非晶前驱体和第二掺杂的非晶前驱体的基材层进行退火处理，在第一表面，催化金属沿着对应的第一沟槽移动，催化金属吸收第一掺杂的非晶前驱体并沿途形成第一掺杂的第一纳米线，在第二表面，催化金属沿着对应的第二沟槽移动，催化金属吸收第二掺杂的非晶前驱体并沿途形成第二掺杂的第二纳米线；

第一掺杂和第二掺杂为相同类型、不同浓度的掺杂，或者，第一掺杂和第二掺杂为不同类型的掺杂。

第二方面，本申请技术方案提供了一种半导体结构制备方法，包括：

形成基材层，并在基材层的第一表面上设置依次排列的多个第一沟槽，以及在基材层的第一表面上设置依次排列的多个第二沟槽，多个第二沟槽与多个第一沟槽一一对应，每个第二沟槽连通于对应的第一沟槽，第一表面和第二表面分别位于基材层的相对两侧，每个第一沟槽的宽度以及每个第二沟槽的宽度为A1，15nm≤A1≤30nm，任意相邻的两个第一沟槽之间的距离为A2，任意相邻的两个第二沟槽之间的距离为A2，20nm≤A2≤60nm；

在每个第一沟槽或每个第二沟槽中形成催化金属；

在第一表面上包括第一沟槽的位置沉积第一掺杂的非晶前驱体，第一掺杂的非晶前驱体与第二表面无交叠；