[发明专利]一种指令处理方法、指令处理装置和芯片在审
申请号: | 202011009527.2 | 申请日: | 2020-09-23 |
公开(公告)号: | CN112181492A | 公开(公告)日: | 2021-01-05 |
发明(设计)人: | 文兴植 | 申请(专利权)人: | 北京奕斯伟计算技术有限公司 |
主分类号: | G06F9/30 | 分类号: | G06F9/30;G06F9/38 |
代理公司: | 北京银龙知识产权代理有限公司 11243 | 代理人: | 许静;胡影 |
地址: | 100176 北京市北京经济技术开发区科*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 指令 处理 方法 装置 芯片 | ||
本发明提供一种指令处理方法、指令处理装置和芯片,所述方法包括:在执行第一指令时,记录所述第一指令携带的目标运算单元标识值;在执行第二指令时,比较所述第二指令启用的运算单元的运算单元标识值与所述目标运算单元标识值是否相同;在所述第二指令启用的运算单元的运算单元标识值与所述目标运算单元标识值相同的情况下,将所述第二指令的操作数送至所述运算单元进行计算,记录所述第二指令的结果寄存器地址,并继续执行后续指令。根据本发明实施例的指令处理方法,通过引入非阻塞的执行方式来处理多周期指令,从而极大的缩短了指令的执行时间,提高了指令流水线处理多周期指令的效率。
技术领域
本发明涉及处理器技术领域,具体涉及一种指令处理方法、指令处理装置和芯片。
背景技术
顺序指令流水线是一种处理器微架构,用来提高处理器指令执行的效率。顺序指令流水线将一条指令的执行过程分为若干个子过程(阶段),也称为级(stage),每个子过程和其他子过程并行进行。由于这种工作方式与工厂中的生产流水线十分相似,因此称为流水线。一种常见的顺序指令流水线通常分为五级:取指令(Fetch)、解析指令(Decode)、执行指令(Execute)、读写内存(Memory Access)、结果写回寄存器(Write-back)。顺序指令流水线不局限于五级,可以拥有更少或更多级数。在每个时钟周期内,顺序指令流水线中可存在一条或多条指令,指令流水线中的每一级负责其中一条指令。当指令通过所有级时,指令完成执行。然而,有的指令在顺序指令流水线中需要超过一个周期才能通过执行指令(Execute)这一级(称之为多周期指令),这意味着在该指令会在执行指令(Execute)这一级停留超过一个周期,因此整个顺序指令流水线需要暂停,从而导致后续的其他指令也需要暂停在各自的级中,直到该指令完成,由此可知,当指令流水线频繁执行多周期指令时,指令流水线需要频繁的暂停,等待多周期指令完成,由此导致指令流水线的运行效率低下。
发明内容
有鉴于此,本发明提供一种指令处理方法、指令处理装置和芯片,能够解决现有技术中指令流水线在执行多周期指令使需要频繁暂停而导致的运行效率低下的问题。
为解决上述技术问题,本发明采用以下技术方案:
本发明一方面实施例提供了一种指令处理方法,包括:
在执行第一指令时,记录所述第一指令携带的目标运算单元标识值;
在执行第二指令时,比较所述第二指令启用的运算单元的运算单元标识值与所述目标运算单元标识值是否相同,其中,所述第二指令为在所述第一指令后执行的指令,所述第二指令在指令流水线中的执行阶段停留超过一个周期;
在所述第二指令启用的运算单元的运算单元标识值与所述目标运算单元标识值相同的情况下,将所述第二指令的操作数送至所述运算单元进行计算,记录所述第二指令的结果寄存器地址,并继续执行后续指令。
可选的,所述继续执行后续指令的步骤包括:
在执行写内存指令时,若所述写内存指令的源寄存器地址和所述第二指令的结果寄存器地址相同,则将所述写内存指令的写地址存入先进先出地址队列,同时清空记录的所述第二指令的结果寄存器地址。
可选的,所述将所述第二指令的操作数送至所述运算单元进行计算的步骤之后,还包括:
在所述运算单元完成计算后,将运算结果存入先进先出数据队列;
若所述先进先出地址队列和所述先进先出数据队列的出口均有有效值,则将所述先进先出数据队列的出口的值和所述先进先出地址队列的出口的值进行配对,并将配对的数据写入对应的地址中。
可选的,所述继续执行后续指令的步骤还包括:
执行第三指令;
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