[发明专利]应用于加速板卡的数据调度方法、装置及加速板卡和介质

说明书

本申请公开了一种应用于加速板卡的数据调度方法、装置及加速板卡和介质，加速板卡与主机通过PCIe总线进行数据传输，该方法包括：若输入缓冲器的可用容量达到第一阈值，则利用PCIe DMA对主机DDR内的目标数据进行分割；将分割后的子数据块拷贝至通过同步时钟接口连接数据处理单元的输入缓冲器，以便数据处理单元依次读取输入缓冲器的数据并进行处理；当数据处理单元得到处理结果后，将处理结果填充至通过同步时钟接口连接数据处理单元的输出缓冲器中；若输出缓冲器的已用容量达到第二阈值，则通过PCIe DMA将处理结果回填至主机DDR内的指定区域。本申请降低了系统复杂度和硬件成本，打破了本地DDR的带宽需求瓶颈。

技术领域

本申请涉及计算机技术领域，更具体地说，涉及一种应用于加速板卡的数据调度方法、装置及一种加速板卡和一种计算机可读存储介质。

背景技术

随着大数据、AI(Artificial Intelligence，人工智能)、5G等新兴产业的迅速发展，各式应用场景层出不穷，计算机系统当中的通用CPU处理压力持续增大，再加上通用CPU(Central Processing Unit,中央处理器)对一些计算任务的执行效率不高，这都不断地提高了计算机系统中CPU的占用率，CPU处理能力的瓶颈最终会限制计算机系统整体性能的提升与扩展。

基于此，工业界出现了各种各样的硬件加速板卡，这些板卡可以通过PCIe(Peripheral component interconnect express,外设高速互联)等通用高速数据接口接驳于计算机系统的主机主板之上，用于承载原来由CPU负责执行的某种/多种计算任务。

传统的主机和加速板卡之间的数据链路如下图1所示，共分为四个步骤：数据从主机DDR(Double Data Rate,双倍速率)通过PCIe总线拷贝到加速板卡的本地DDR，加速板卡上的数据处理单元从本地DDR内顺序读取数据并进行处理，数据处理单元不断将处理后的结果数据写回到本地DDR，在结果数据累积到一定大小后，将被本地DDR搬移至主机DDR，从而完成一次数据处理回路。由于本地DDR可以提供可观的数据缓冲空间，上述方案可以一次搬送比较大的数据块，以降低每次启动PCIe所需要的固有时延对整体数据带宽的影响，最大化的利用PCIe总线的带宽。然而，此方案对本地DDR的带宽有着更高的要求。在数据流动起来之后，同一个数据块要两入两出本地DDR，若不考虑数据块在处理前后大小上可能的变化，其带宽的需求上限是PCIe设计带宽的两倍。例如，在理论PCIe带宽32GB(PCIe Gen4X16)的情况下，对应的，本地DDR需要支持实现64GB的理论带宽，这对系统架构设计和物理实现都十分具有挑战

因此，如何解决上述问题是本领域技术人员需要重点关注的。

发明内容

本申请的目的在于提供一种应用于加速板卡的数据调度方法、装置及一种加速板卡和一种计算机可读存储介质，降低了加速板卡的系统复杂度和硬件成本，同时打破了板卡上本地DDR的带宽需求瓶颈。

为实现上述目的，本申请提供了一种应用于加速板卡的数据调度方法，所述加速板卡与主机通过PCIe总线进行数据传输，所述方法包括：

对输入缓冲器的可用容量进行监测，若所述可用容量达到第一阈值，则利用PCIeDMA对主机DDR内的目标数据进行分割；

将分割后的子数据块拷贝至所述输入缓冲器，所述输入缓冲器通过同步时钟接口连接数据处理单元，以便所述数据处理单元依次读取所述输入缓冲器的数据并进行处理；

当所述数据处理单元得到处理结果后，将所述处理结果填充至输出缓冲器中，所述数据处理单元与所述输出缓冲器通过同步时钟接口进行连接；

对所述输出缓冲器的已用容量进行监测，若所述已用容量达到第二阈值，则通过PCIe DMA将所述处理结果回填至所述主机DDR内的指定区域。

可选的，所述对输入缓冲器的可用容量进行监测，包括：