[发明专利]基于FPGA的嵌入式数据缓存系统

权利要求书

1.一种基于FPGA的嵌入式数据缓存系统，其特征在于，包括FPGA软核、DDR控制器和Dcache模块，所述FPGA软核与所述DDR控制器、所述Dcache模块通过总线通信连接；

所述DDR控制器用于对外部DDR的数据访问；

所述Dcache模块用于缓存所述FPGA软核读取或写入的数据；

所述FPGA软核通过所述Dcache模块采用直接映射方式读取数据或写入数据。

2.根据权利要求1所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述Dcache模块包括Tag存储体、Cache存储体和Cache控制器，所述Tag存储体与地址总线连接，所述Cache存储体与数据总线连接，所述Cache控制器判断所述Tag存储体中的数据地址是否与所述FPGA软核提供的数据地址匹配，如是则所述FPGA软核读取或写入的数据存储在所述Cache存储体中。

3.根据权利要求2所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述Cache存储体采用1路、512个缓存行、每个缓存行4个32bit指令的存储结构。

4.根据权利要求3所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述缓存行包括Valid位和Dirty位，所述Dirty位用于判断缓存行中的数据是否更新。

5.根据权利要求1所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述FPGA软核进行读取数据或写入数据时，读取或写入的数据地址划分为三段，包括Tag段、Index段和DATA Index段，其中，

若所述FPGA软核的Tag地址与所述Dcache模块的Tag地址一致，则表示命中；

若所述FPGA软核的Index地址与所述Dcache模块的Index地址一致，则表示选中对应的缓存行；

若所述FPGA软核的DATA Index地址与所述Dcache模块的DATA Index地址一致，则表示选中对应的32位数据。

6.根据权利要求5所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述读取数据包括，

S11、所述FPGA软核发送数据读取请求；

S12、所述Dcache模块接收数据读取请求，并判断Tag是否命中；

S13、若命中，将所述Dcache模块中的数据写入所述FPGA软核；

S14、若未命中，判断当前缓存行的Dirty位是否为1；若是，执行步骤S15，若否，执行步骤S16；

S15、根据当前缓存行的Tag地址，将所述Dcache模块中的数据回写至DDR中；

S16、将DDR中的数据读取到所述Dcache模块，再将所述Dcache模块读取的数据输入所述FPGA软核。

7.根据权利要求5所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述写入数据包括，

S21、所述FPGA软核发送数据写入请求，

S22、所述Dcache模块接收数据写入请求，并判断Tag是否命中；

S23、若命中、且Dirty位为0，将所述FPGA软核的数据写入所述Dcache模块；

S24、若未命中，判断当前缓存行的Dirty位是否为1；若是，执行步骤S25，若否，执行步骤S26；

S25、根据当前缓存行Tag的地址，将所述Dcache模块中的数据写入DDR中；再将DDR中地址与所述FPGA软核的Tag地址对应块的数据写入所述Dcache模块；

S26、将DDR中地址与所述FPGA软核的Tag地址对应块的数据写入所述Dcache模块，并将Dirty位置1。