[发明专利]读出电路以及存储芯片的读出电路

说明书

本申请公开了一种读出电路以及存储芯片的读出电路。该读出电路包括：电流比较器，电流比较器的第一输入端与第一选通器件的漏极连接，第一选通器件的栅极接入钳位电压，第一选通器件的源极与阻性存储器单元连接，其中，阻性存储器单元存高电平信号或低电平信号；电流比较器的第二输入端与第二选通器件的漏极连接，第二选通器件的栅极接入参考电压，第二选通器件的源极与可调电阻电路连接。通过本申请，解决了相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题。

技术领域

本申请涉及集成电路技术领域，具体而言，涉及一种读出电路以及存储芯片的读出电路。

背景技术

现有的MRAM读出电路中，在灵敏放大器SA的两个输入端分别加参考电压（VREF）和钳位电压（VCLAMP），其中，VCLAMP为阻性存储单元（MTJ位元）提供电压，VREF为参考电阻Rref提供电压，从而通过灵敏放大器SA比较流经参考电阻Rref与MTJ位元的电流，以识别MTJ位元的高阻态和低阻态。

在进行MRAM读出电路的测试时，需要获取最佳VREF，具体地，通过调整VREF分别得到高阻态和低阻态的读错误率曲线，求出两条曲线的交点即为最佳VREF。但是，由于工艺的限制和电流比较器失配现象的存在，电流比较器输入失调电流存在分布，且参考电阻的差异存在分布，最终结果导致不同输出的最佳VREF不同，从而影响读的良率。

为了解决上述问题，出现了一种解决思路：通过将不同输出对应的VREF设计成独立可调整的VREF0……VREFn，根据读出电路的测试结果将不同输出对应的VREF调整成最佳值。但是，该解决思路存在以下两个问题：VREF单独设计会增加电源的数量，从而大幅度增加芯片面积，尤其在输出位宽较大的情况下；VREF本身需要精确控制，而VREF电源产生电路设计精度无法达到要求。

针对相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题，目前尚未提出有效的解决方案。

发明内容

本申请提供一种读出电路以及存储芯片的读出电路，以解决相关技术中存储器的读出电路的比较器存在失调电流，且参考电阻阻值不准确，导致读错误率高的问题。

根据本申请的一个方面，提供了一种读出电路。该电路包括：电流比较器，电流比较器的第一输入端与第一选通器件的漏极连接，第一选通器件的栅极接入钳位电压，第一选通器件的源极与阻性存储器单元连接，其中，阻性存储器单元存高电平信号或低电平信号；电流比较器的第二输入端与第二选通器件的漏极连接，第二选通器件的栅极接入参考电压，第二选通器件的源极与可调电阻电路连接。

可选地，可调电阻电路包括译码器，译码器并联有多个包含不同电阻的支路，译码器用于控制多个支路中的一个支路导通，以确定可调电阻电路的阻值。

可选地，在并联的多个支路中，每个支路设置有选通开关，每个支路的选通开关的栅极与译码器连接，每个支路的选通开关的漏极与第二选通器件的源极连接，相邻支路的两个选通开关的源极之间设置有第一电阻，多个支路中的一个支路的选通开关的源极还通过串联的一个第一电阻和基础电阻与地连接。

可选地，基础电阻和一个第一电阻串联后得到的阻值小于预设阻值，且基础电阻和所有第一电阻依次串联后得到的阻值大于预设阻值，其中，预设阻值为阻性存储器单元的高阻态阻值和低态阻值之和的一半。

可选地，阻性存储器单元至少为以下之一：磁隧道结位元、阻变式存储器、相变式随机存储器。

根据本申请的一个方面，提供了一种存储芯片的读出电路。该电路包括：至少一个上述的读出电路，其中，每个读出电路的第一输入端并联有多个支路，每个支路包含串联的第一选通器件和阻性存储器单元，其中，每次进行数据读取时，控制多个支路中的一个支路导通，以读取该支路中的阻性存储器单元的存储信号。