[发明专利]基于FPGA的嵌入式数据缓存系统

权利要求书

1.一种基于FPGA的嵌入式数据缓存系统，其特征在于，包括FPGA软核、DDR控制器和Dcache模块，所述FPGA软核与所述DDR控制器、所述Dcache模块通过总线通信连接；

所述DDR控制器用于对外部DDR的数据访问；

所述Dcache模块用于进行数据的强制刷新或强制写回；

所述FPGA软核发送强制刷新或强制回写指令，所述Dcache模块接收强制刷新将所述Dcache模块中的Tag清零，或所述Dcache模块接收强制回写指令将所述Dcache模块中的数据回写至DDR。

2.根据权利要求1所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述Dcache模块包括Tag存储体、Cache存储体和Cache控制器，所述Tag存储体与地址总线连接，所述Cache存储体与数据总线连接，所述Cache控制器判断所述Tag存储体中的数据地址是否与所述FPGA软核提供的数据地址匹配，如是则所述FPGA软核读取或写入的数据存储在所述Cache存储体中。

3.根据权利要求2所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述Cache存储体采用1路、512个缓存行、每个缓存行4个32bit指令的存储结构。

4.根据权利要求3所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述缓存行包括Valid位和Dirty位，所述Dirty位用于判断缓存行中的数据是否更新。

5.根据权利要求1所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述FPGA软核进行读取数据或写入数据时，读取或写入的数据地址划分为三段，包括Tag段、Index段和DATA Index段，其中，

若所述FPGA软核的Tag地址与所述Dcache模块的Tag地址一致，则表示命中；

若所述FPGA软核的Index地址与所述Dcache模块的Index地址一致，则表示选中对应的缓存行；

若所述FPGA软核的DATA Index地址与所述Dcache模块的DATA Index地址一致，则表示选中对应的32位数据。

6.根据权利要求5所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述强制刷新包括，

S11、所述FPGA软核将待刷新数据的起始地址和数据长度，通过AHB总线发送至所述Dcache模块；

S12、所述FPGA软核发送强制刷新指令；同时，所述FPGA软核强制挂起；

S13、所述Dcache模块接收所述强制刷新指令；

S14、所述Dcache模块扫描每一条缓存行的Tag，并判断Tag是否命中；若命中将缓存行对应的Tag清零；若未命中，跳过该缓存行；

S15、强制刷新结束后，通过AHB总线将结束状态信息反馈至所述FPGA软核。

7.根据权利要求5所述的基于FPGA的嵌入式数据缓存系统，其特征在于，所述强制回写包括，

S21、所述FPGA软核将待回写数据的起始地址和数据长度，通过AHB总线发送至所述Dcache模块；

S22、所述FPGA软核发送强制回写指令；同时，所述FPGA软核强制挂起；

S23、所述Dcache模块接收所述强制回写指令；

S24、所述Dcache模块扫描每一缓存行的Tag，并判断Tag是否命中；若命中将对应的缓存行回写至DDR；若未命中，跳过该缓存行；

S25、强制回写结束后，通过AHB总线将结束状态信息反馈至所述FPGA软核。