[发明专利]一种在存储器中实现乘法和或逻辑运算的SRAM电路结构

权利要求书

1.一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，所述电路包括双字线的8T SRAM单元，该双字线的8T SRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；

字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；

其中，或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；

乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8T SRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现；

其中，所述专、复用电容包括电容C1～16，其中：

复用电容C5～8、C13～16各构成一个除法器；

专用电容C1～4的上端通过开关与所述8T SRAM单元阵列的RBL 1～4相连，下端与VDD相连；

专用电容C9～12的上端通过开关与所述8T SRAM单元阵列的RBLB 1～4相连，下端与VSS相连；

复用电容C5～8的上端通过开关与专用电容C1～4的上端选择相连，下端与VDD相连；

复用电容C13～16的上端通过开关与专用电容C9～12的上端选择相连，下端与VSS相连。

2.根据权利要求1所述在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，利用所述电路在进行或逻辑运算时：

计算开始前一个数据存储在SRAM存储单元中，另一个数据则通过WLL_VICE来表示，数据为0时，WLL_VICE为1即导通，数据为1时，WLL_VICE为0即关闭，并提前将RBL与RBLB的电压预充至1/2VDD；

计算开始后通过检测RBL的电压变化来得到计算结果。

3.根据权利要求1所述在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，所述乘法运算具体是基于8T SRAM单元阵列和专、复用电容来进行，所述8T SRAM单元阵列由若干个相邻的双字线8T SRAM单元构成，具体为四个一组，将四个相邻的双字线8TSRAM单元从右至左分别称为CELL1～4；

8T SRAM单元阵列中预充控制的信号为PRE 1～4；乘法运算开关信号为SW 1～12。

4.根据权利要求3所述在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，在进行乘法运算时：

计算开始前，乘数存储在四个8T SRAM单元为一组的阵列中，乘数最大为8；被乘数量化为WLL_VICE和WLR_VICE的开启时间，设开启的单位时间为△t，WLL_VICE与WLR_VICE的最长开启时间为8△t，即被乘数最大为8；

若被乘数为非负数n时WLL_VICE和WLR_VICE开启，开启时间为n△t，在阵列中每列开启△t会引发RBL放电△V，RBLB则会相应的进行充电，对应的VDD-△V和0+△V则存储在相应的电容上，再经过电容组成的除法器进行处理，其中除法器采用复用策略，具体来说：

设每列上都存在△V，第一轮，对电容C4上存储的电压差做除4处理，对电容C2上存储的电压差做除2处理；第二轮，电容C4上存储的电压差做除2处理，对电容C3上存储的电压差做除4处理；综上电容C1存储VDD-△V，电容C2存储VDD-1/2△V，电容C3存储VDD-1/4△V，电容C4存储VDD-1/8△V；

接着电容C5至电容C8上端并联，四个电容电位共享，得到RBL总放电电压VDD-15/32△V；RBLB的充电操作与之类似，电容C13至电容C16上端并联，得到总充电电压0+15/32△V；最后阵列输出电压为(VDD-15/32△V)-(0+15/32△V)＝VDD-15/16△V；

再将VDD与所得到的阵列输出电压相减，所得到的差值即为最终乘法的结果。