[发明专利]经由掩膜累积提高分层深度缓冲器剔除效率

说明书

经由掩膜累积提高分层深度缓冲器剔除效率本文中描述的实施例提供了一种用于改进粗略深度测试的剔除效率的技术。一个实施例提供了一种图形处理器，该图形处理器包含深度流水线，该深度流水线被配置成执行一种跟踪针对目的地贴片测试的源片段的历史的方法。当部分片段的组合总计到完全覆盖时，使用最保守的源远深度值，而不是先前的目的地远深度值。

背景技术

本领域中已知的图形处理器通常包含深度流水线（depth pipeline），该深度流水线能够实现在渲染期间对图元进行深度测试，以使被其他图元遮蔽（occlude）的图元能够被丢弃。除了常规的每像素深度缓冲器测试（per-pixel depth buffer testing）外，图形处理单元（GPU）还可在执行像素或片段着色器操作之前进行粗略深度测试。可使用与每像素深度缓冲器分开的压缩的深度缓冲器（例如，Hi-Z缓冲器）来执行该深度测试。该Hi-Z缓冲器可存储覆盖每像素深度缓冲器的矩形部分（例如，贴片（tile））的最小/最大范围。对于每个传入源，针对深度测试，计算最小值和最大值以与目的地值进行比较，并且如果源通过深度测试，则如果源完全覆盖目的地，可将新目的地设置成源值。然而，即使目的地的单个像素未被覆盖，也会保留旧的目的地最大和最小深度值。因此，如果工作负载具有不跨越（span）整个贴片的大量的小图元，则可能会出现最小/最大范围的稳定加宽，这可能导致剔除效率（culling efficiency）的降低。

附图说明

为了可详细地理解本实施例的上述特征的方式，可通过参考实施例来得到对上文简要概述的实施例的更特定描述，所述实施例中的一些在附图中示出。然而，要注意，附图仅示出了典型的实施例，并且因此不应被认为是对其范围的限制。

图1是根据实施例的处理系统的框图；

图2A-2D示出了由本文中描述的实施例提供的计算系统和图形处理器；

图3A-3C示出了由本文中描述的实施例提供的附加图形处理器和计算加速器架构的框图；

图4是根据一些实施例的图形处理器的图形处理引擎410的框图；

图5A-5B示出了根据本文中描述的实施例包含在图形处理器核中采用的处理元件的阵列的线程执行逻辑；

图6示出了根据实施例的附加执行单元；

图7是示出了根据一些实施例的图形处理器指令格式的框图；

图8是根据另一实施例的图形处理器的框图；

图9A-9B示出了根据一些实施例的图形处理器命令格式和命令序列；

图10示出了根据一些实施例的用于数据处理系统的示例性图形软件架构；

图11A是示出了根据实施例的IP核开发系统的框图；

图11B示出了根据本文中一些实施例的集成电路封装组装件的截面侧视图；

图11C示出了包含连接到衬底的硬件逻辑小芯片的多个单元的封装组装件；

图11D示出了根据实施例的包含可互换小芯片的封装组装件；

图12-13示出了根据本文中描述的各种实施例的示例性集成电路以及可使用一个或多个IP核来制作的相关联的图形处理器；

图14是根据实施例的数据处理系统的框图；

图15A-15C示出了根据实施例的实现多贴片工作调度的图形处理系统；

图16示出了根据实施例的图形处理器硬件内的分层深度剔除；

图17示出了在跨贴片的多个三角形上执行的Hi-Z测试；

图18示出了根据实施例的经由掩膜累积（mask accumulation）能够实现改进的分层深度缓冲器剔除效率的硬件逻辑；

图19示出了根据实施例的用于使用掩膜累积的分层深度缓冲器剔除的数据流操作；

图20示出了根据实施例的经由掩膜累积来提高分层深度缓冲器剔除效率的方法；以及

图21是根据实施例的包含图形处理器的计算装置的框图。

具体实施方式