[发明专利]PCIE信号PIN相邻层挖空设计方法、系统、装置及存储介质在审
| 申请号： | 202011034029.3 | 申请日： | 2020-09-27 |
| 公开（公告）号： | CN112115673A | 公开（公告）日： | 2020-12-22 |
| 发明（设计）人： | 马龙 | 申请（专利权）人： | 浪潮电子信息产业股份有限公司 |
| 主分类号： | G06F30/392 | 分类号： | G06F30/392;G06F30/394;G06F13/40 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 刘新雷 |
| 地址： | 250101 山东*** | 国省代码： | 山东;37 |
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| 摘要： | |||
| 搜索关键词： | pcie 信号 pin 相邻 挖空 设计 方法 系统 装置 存储 介质 | ||
1.一种PCIE信号PIN相邻层挖空设计方法，其特征在于，包括：
获取PCB板的设计参数中高速PCIE信号线的PIN脚设计信息；
利用所述PIN脚设计信息，得到与每对差分线PIN脚对应的挖空层中挖空区域的挖空信息；
其中，所述挖空信息包括挖空区域的数量、尺寸和位置信息。
2.根据权利要求1所述的PCIE信号PIN相邻层挖空设计方法，其特征在于，所述利用所述PIN脚设计信息，得到与每对差分线PIN对应的挖空层中挖空区域的挖空信息的过程，包括：
利用所述PIN脚设计信息，确定PIN脚的起始层；
根据PIN脚的起始层，确定挖空层；
利用所述PIN脚设计信息，获取每对差分线PIN脚的差分线尺寸信息；
利用所述差分线尺寸信息和预设的开孔阈值，得到挖空区域的尺寸；
利用所述PIN脚设计信息中的差分线PIN脚的数量和位置信息，确定挖空区域的数量和位置信息。
3.一种PCIE信号PIN相邻层挖空设计系统，其特征在于，包括：
设计信息获取模块，用于获取PCB板的设计参数中高速PCIE信号线的PIN脚设计信息；
挖空信息设计模块，用于利用所述PIN脚设计信息，得到与每对差分线PIN脚对应的挖空层中挖空区域的挖空信息；
其中，所述挖空信息包括挖空区域的数量、尺寸和位置信息。
4.根据权利要求3所述的PCIE信号PIN相邻层挖空设计系统，其特征在于，所述挖空信息设计模块，包括：
起始层确定单元，用于利用所述PIN脚设计信息，确定PIN脚的起始层；
挖空层确定单元，用于根据PIN脚的起始层，确定挖空层；
差分线尺寸获取单元，用于利用所述PIN脚设计信息，获取每对差分线PIN脚的差分线尺寸信息；
挖空区域尺寸获取单元，用于利用所述差分线尺寸信息和预设的开孔阈值，得到挖空区域的尺寸；
数量位置获取单元，用于利用所述PIN脚设计信息中的差分线PIN脚的数量和位置信息，确定挖空区域的数量和位置信息。
5.一种PCIE信号PIN相邻层挖空设计装置，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序以实现如权利要求1或2所述的PCIE信号PIN相邻层挖空设计方法。
6.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1或2所述的PCIE信号PIN相邻层挖空设计方法。
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