[发明专利]一种保持时间违例修复方法、系统、设备及存储介质

说明书

本发明公开了一种保持时间违例修复方法、系统、设备及存储介质，所述方法包括：通过时序分析找出电路中所有存在保持时间违例的路径，获取所述路径的终止点的建立时间裕量；计算路径的建立时间裕量和保持时间违例的比值，根据预定义规则将路径分为第一类路径和第二类路径；使用第一类工艺标准单元迭代修复第一类路径的保持时间违例；使用第二类工艺标准单元迭代修复第二类路径的保持时间违例；所述第一类工艺的电压阈值高于第二类工艺。所述系统包括违例路径获取模块、路径分类模块、第一类路径修复模块和第二类路径修复模块。本发明既可以完全修复保持时间违例，又能够控制插入的标准单元数量，减少占用面积，降低增加的功耗。

技术领域

本发明涉及集成电路设计领域，具体涉及一种保持时间违例修复方法、系统、设备及存储介质。

背景技术

当前，集成电路已经进入到了大规模集成电路(Large Scale Integration，LSI)和超大规模集成电路(Very Large Scale Integration，VLSI)的时代，电路的规模迅速上升到了几千万门以至几亿门。对于现在的集成电路(Integrated Circuit，IC)设计公司来说，设计人员面临着两个最大的问题：一是设计中的时序问题；二是验证时间太长。

要分析或检验一个电路设计的时序方面的特征有两种主要手段：动态时序仿真(Dynamic Timing Simulation)和静态时序分析(Static Timing Analysis)。动态时序仿真由于输入矢量的局限性，可能无法检查出某些路径存在的时序失效，而静态时序分析因为遍历所有路径，可以明确地指出时序失效发生的电路部分，另外静态时序分析的方法因为不要求任何输入矢量，就能很快得到分析结果，从而节省了很多的设计时间。静态时序分析的目的是发现使芯片时序失效和对芯片性能起决定作用的电路关键路径。它采用穷尽分析方法，提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延迟，检查信号的建立时间(setup)和保持时间(hold)是否满足时序要求，通过对最大路径延迟和最小路径延迟的分析，找出违背时序约束的错误。此外，软件技术的发展使得静态时序分析软件在功能和性能上可以满足全片分析的要求，支持片上系统设计，为尽快获得设计时序要求提供了强有力的支持。

在静态时序分析中，依据时序路径的始发点和终止点不同，所有的时序路径可以分为4种：输入端口到第一级触发器、第一级触发器到第二级触发器、第二级触发器到输出端口、输入端口到输出端口。实际设计中的四种时序路径如图1所示。其中，Path1为输入端口In到第一级触发器D端，Path2为第一级触发器Clk端到第二级触发器D端；Path3为第二级触发器Clk端到输出端口OUT；Path4为输入端口In到输出端口OUT。

依据设计人员定义的时序约束，电子设计自动化(Electronic DesignAutomation，EDA)工具会根据4种不同类型的时序路径，检查设计中的所有时序路径是否存在建立时间和保持时间违例(hold violation)。

如图2所示，以第一级触发器到第二级触发器的Path2为例，说明建立时间和保持时间的检查方式。时序分析需要计算发射时钟路径(Launch Clock Path)、捕获时钟路径(Capture Clock Path)和数据路径Data Path的延时，Launch Clock Path是指时钟信号端到第一级触发器的时钟路径，Capture Clock Path是指时钟信号端到第二级触发器的路径，Data Path是第一级触发器到第二级触发器之间的组合逻辑路径。