[发明专利]处理指令的系统、设备、方法、处理器、介质和电子设备

权利要求书

1.一种处理器，包括：

解码单元，用于解码SM3两轮状态字更新指令，该SM3两轮状态字更新指令指示一个或多个源封包数据操作数，该一个或多个源封包数据操作数具有对应于第(j)轮SM3哈希算法的八个32位状态字A_j、B_j、C_j、D_j、E_j、F_j、G_j和H_j，并且该一个或多个源封包数据操作数具有足以对两轮所述SM3哈希算法进行求值的一组消息；以及

耦接到所述解码单元的执行单元，响应于所述SM3两轮状态字更新指令，所述执行单元能操作以将一个或多个结果封包数据操作数存储在由所述SM3两轮状态字更新指令指示的一个或多个目的地存储位置，所述一个或多个结果封包数据操作数具有对应于第(j+2)轮所述SM3哈希算法的至少四个经两轮更新的32位状态字A_j+2、B_j+2、E_j+2、和F_j+2。

2.如权利要求1所述的处理器，其中，响应于所述指令，所述执行单元能操作以存储仅具有所述四个经两轮更新的32位状态字A_j+2、B_j+2、E_j+2、和F_j+2的所述一个或多个结果封包数据操作数。

3.如权利要求1所述的处理器，其中，响应于所述指令，所述执行单元能操作以存储具有八个经两轮更新的32位状态字A_j+2、B_j+2、C₊₂、D_j+2、E_j+2、F_j+2、G_j+2、和H_j+2的所述一个或多个结果封包数据操作数，其中所述八个经两轮更新的32位状态字A_j+2、B_j+2、C₊₂、D_j+2、E_j+2、F_j+2、G_j+2、和H_j+2对应于第(j+2)轮所述SM3哈希算法。

4.如权利要求1所述的处理器，其中，所述解码单元用于对指示第一源封包数据操作数和第二源封包数据操作数的所述指令进行解码，其中所述第一源封包数据操作数具有32位状态字A_j、B_j、E_j、和F_j，以及所述第二源封包数据操作数具有32位状态字C_j、D_j、G_j和H_j。

5.如权利要求4所述的处理器，其中，响应于所述指令，所述执行单元能操作以存储单个结果封包数据操作数，该单个结果封包数据操作数仅具有所述四个经两轮更新的32位状态字A_j+2、B_j+2、E_j+2、和F_j+2。

6.如权利要求5所述的处理器，其中，响应于所述SM3两轮状态字更新指令，所述执行单元能操作以将所述单个结果封包数据操作数存储在隐含地用于所述单个结果封包数据操作数和所述第二源封包数据操作数两者的存储位置中。