[发明专利]多通道可重构信号处理装置

权利要求书

1.一种多通道可重构信号处理装置，包括：1-4个一致性连接到背板连接器的独立的信号处理通道和每个信号处理通道上的信号处理电路、时钟分路电路和电源转换电路，并联到背板连接器上的数据交换矩阵和系统主机，其特征在于：时钟分路电路接收参考时钟，经过倍频和分频转换为信号处理所需的时钟，分发到各个信号处理通道，各信号处理通道采用分别存储多版本切换应用程序的现场可编程门阵列FPGA、数字信号处理器DSP，DSP与FPGA之间通过EMIF接口交换控制参数，DSP和FPGA从各自外挂FLASH加载功能程序，实时完成了大容量数据处理，DSP将待处理数据存放在外挂同步动态随机存储器DDR中；待处理的基带信号通过数据交换矩阵送到信号处理通道，DSP和FPGA对基带信号进行处理后再传送给数据交换矩阵，信号处理通道按照系统主机的重构指令给FPGA和DSP加载不同的处理程序，完成中频及基带信号的处理，实现各种方式的调制/解调、解扩/解跳、数据纠错编译码、波束包络处理和时间测量；

通过背板连接器与装置互连的系统主机在对某个处理通道进行功能重构时，向DSP发送功能重构指令，DSP正常运行处理程序接收到系统主机FPGA动态加载指令后，通过CPLD切换FPGA的FLASH高位地址，选择相应版本加载到FPGA中，判断是否程序是重构指令，否则立即停止当前运行的用户程序，返回正常运行处理程序，是则跳转到底层管理程序并开始执行，底层管理程序解析用户程序传递来的重构指令，获取需要操作的FLASH地址，设置FPGA程序清除控制寄存器，从FLASH中查找对应的FPGA和DSP程序分别进行加载，判断监测初始化INIT信号是否为1，是则读取FPGA程序，然后判断FPGA加载完成标志寄存器是否为1，是则读取DSP程序，否则继续等待，读取DSP程序后判断加载完成标志寄存器是否为1，是则跳转到DSP程序入口地址开始执行；

FPGA、DSP新加载的FPGA、DSP程序在片内程序存储区将覆盖原来的用户程序，加载完成后，FPGA、DSP重新跳转到用户程序入口地址处开始执行新加载的用户程序；DSP在接收到FPGA、DSP在线更新指令后，通过CPLD切换FPGA、DSP的FLASH高位地址，选择相应版本加载到FPGA、DSP的RAM中，然后复位FPGA、DSP运行程序；通过CPLD控制FPGA、DSP加载基础版本，DSP基础版本接收更新的程序文件写入DSP的FLASH相应地址，并接收更新的程序文件写入FPGA的FLASH相应地址，写入完毕后若校验成功，则完成在线更新流程，否则上报在线更新异常状态。

2.如权利要求1所述的多通道可重构信号处理装置，其特征在于：时钟分路将差分时钟作为面向相关串行数据平面连接应用的高速串行数据RapidIO接口、高速串行数据GTX接口时钟参考输入，这两种时钟由板上晶振提供，通过时钟分配芯片CSCLK954分配到各处理通道。

3.如权利要求1所述的多通道可重构信号处理装置，其特征在于：来自背板连接器的100MHz系统时钟通过四通道低压差分信号LVDS发送芯片LC9122将其转换为TTL电平时钟；32.512MHzBLVDS电平系统时钟通过BLVDS总线芯片LC92LV010A将其转换为TTL电平时钟，再将这两种时钟输入到复杂可编程逻辑器件CPLD时钟管脚，此外模块上预留与系统时钟同频的晶振作为备份，同样输入到CPLD时钟管脚。

4.如权利要求3所述的多通道可重构信号处理装置，其特征在于：100MHz、32.512MHz系统时钟进入CPLD再做分配，送给信号处理通道的100MHz、32.512MHz单端系统时钟接入FPGA的MRCC管脚，各波段信号处理的FPGA程序使用这两个时钟信号作为时钟源。

5.如权利要求4所述的多通道可重构信号处理装置，其特征在于：复杂可编程逻辑器件CPLD将100MHz单端输入时钟4分频、2分频后输出到DSP外部时钟输入引脚CLKIN1(25M)、CLKIN2(50MHz)及JDSPF28335参考钟管脚DSP_25M(25M)。