[发明专利]存储系统、存储控制器和存储芯片

说明书

本发明公开了一种存储芯片、存储控制器和存储系统。所述存储芯片包含一存储区块，一输入/输出数据总线，和多个第一感测放大器。所述多个第一感测放大器是用以并行输出多个第一数据。所述输入/输出数据总线的宽度等于所述多个第一感测放大器所并行输出的所述多个第一数据的宽度。因此，相较于现有技术，所述存储芯片的耗电量、存取延迟、和面积都可被减少，且所述存储芯片的读取/写入窗口容限能被改善。

技术领域

本发明涉及一种存储系统、存储控制器和一存储芯片，尤其涉及一种可使数据在逻辑电路和存储芯片之间并行传输的存储系统和存储芯片。

背景技术

现今，用于高性能计算或人工智能系统中的存储系统通常包括动态随机存取存储器芯片和逻辑电路。由于所述动态随机存取存储器芯片的堆栈结构，使得所述动态随机存取存储器芯片的尺寸无法跟上所述逻辑电路的尺寸。因此，存储墙效应(memory-walleffect)会发生，导致所述逻辑电路和所述动态随机存取存储器芯片之间的数据传输率会降低。为了克服所述存储墙效应，现有技术通常使用较快的数据率(例如从双倍数据率double data rate three(DDR3)到double data rate fourth(DDR4)或double data ratefifth(DDR5))在所述动态随机存取存储器芯片和所述逻辑电路之间传输数据，或使用所述逻辑电路的宽数据总线和所述动态随机存取存储器芯片的宽数据总线(例如高带宽存储器(High Bandwidth Memory,HBM)，在所述动态随机存取存储器芯片和所述逻辑电路之间传输数据。然而，较快的数据率有些缺点(例如较昂贵的测试仪、噪声容限(noise margin)较小…等)，且所述逻辑电路的宽数据总线和所述动态随机存取存储器芯片的宽数据总线也有些缺点(例如更高的功率、更大的晶粒面积、昂贵的硅穿孔(Through-Silicon Via)工艺…等)。而且不论是前述动态随机存取存储器芯片的较快数据率，或所述动态随机存取存储器芯片的宽数据总线，都需要串并电路和并串电路，其中所述串并电路和所述并串电路都会增加时钟延迟和功耗。

请参照图1，图1是说明现有技术所公开的一存储系统10的示意图。如图1所示，存储系统10包括存储器20和逻辑电路30，其中存储器20是动态随机存取存储器。如图1所示，存储器20包括单元阵列21、并串电路22、串并电路23；逻辑电路30包括物理层31和控制器32，物理层31还包括串并电路312和并串电路314。此外，逻辑电路30还包括其他功能电路(未示于图1)，其中所述其他功能电路可以包括中央处理器、数字信号处理器、外围接口等。如图1所示，当逻辑电路30将数据写入存储器20时，并串电路314可从控制器32并行的接收数据(例如N位数据)，将所述N位数据转换成几组Q位数据，其中Q小于N，并将所述几组Q位数据传输至串并电路23；串并电路23可从并串电路314接收所述几组Q位数据，将所述几组Q位数据转换成所述N位数据，并将所述N位数据并行地传输至单元阵列21。此外，当逻辑电路30从控制器20读取数据时，并串电路22可从单元阵列21并行的接收数据(例如所述N位数据)，将所述N位数据转换成所述几组Q位数据，并将所述几组Q位数据传输至串并电路312；串并电路312可从并串电路22接收所述几组Q位数据，将所述几组Q位数据转换成所述N位数据，并将所述N位数据并行地传输至控制器32。

请参照图2A、2B。图2A、2B是关于逻辑电路30将数据写入存储器20的时序示意图。如图2A所示，以逻辑电路30将8位数据D0-D7写入存储器20为例，当逻辑电路30将8位数据D0-D7写入存储器20时，并串电路314的寄存器(未示于图1中)可用3个信号clk1，clk2，clk3将8位的并行数据D0-D7串行串行地传输至串并电路23。举例来说，当clk1＝1、clk2＝1、clk3＝1，并串电路314将数据D0传输至串并电路23，当clk1＝1、clk2＝1、clk3＝0，并串电路314将数据D1传输至串并电路23，以此类推。因此，并串电路314在时间T0开始传输数据D0，最后在时间T4传输数据D7。