[发明专利]一种多个FPGA的设计分割方法

说明书

本发明的一种多个FPGA的设计分割方法，涉及芯片逻辑设计技术领域。该方法包括：S1、逻辑电路建模为超图：配置分组互联大小资源和切割分组平衡因子；S2、超图粗化：将连接紧密顶点聚合在一起，构造子图；S3、初始分割：将聚类后的子图，根据分区大小和切割分组平衡因子，用贪心算法规则遍历无连接关系的聚类(cluster)，分配到不同分区；S4、优化调整：根据FM算法计算可移动顶点收益，进行调整，优化切割大小。本发明可以实现对多FPGA原型系统分割过程中满足FPGA之间互联约束规则下，得到一个最优的分割结果。

技术领域

本公开涉及芯片逻辑设计技术领域，尤其涉及一种多个FPGA的设计分割方法。

背景技术

当前，IC芯片产业飞速发展，需要进行FPGA原型验证的逻辑设计越来越庞大，一颗业界较大规模的FPGA已经难以容纳下所有的芯片的逻辑功能。用户需要设法将大的设计切割为若干个小的设计，配置到多个FPGA中，同时保证运行时整个设计的逻辑功能正确无误，性能达标。通常整个设计分割过程需要考虑到很多的因素和处理工作，非常耗费精力和时间。

而现有技术中，为了解决上述问题，传统的业界基于图论最小割算法的分割工具对多个FPGA原型系统普遍采用FPGA之间自由连接不设限的方式进行切割处理。在一些复杂的原型系统和EMU仿真平台，由于物理位置的连接限制等原因，需要对部分的FPGA间的连接关系进行约束和限制。因此，需要在满足多个FPGA互联约束规则下，提出一种最优的设计分割方法。

发明内容

有鉴于此，本公开实施例提供一种多个FPGA的设计分割方法，该方法在传统的基于资源权重最小割算法里面加入一种基于最优迷宫路径规划的处理，可以实现对多FPGA原型系统分割过程中满足FPGA之间互联约束规则下，得到一个最优的分割结果。

为了达到上述目的，本发明提供如下技术方案：

一种多个FPGA的设计分割方法，包括：

S1、逻辑电路建模为超图：配置分组互联大小资源和切割分组平衡因子；

S2、超图粗化：将连接紧密顶点聚合在一起，构造子图；

S3、初始分割：将聚类后的子图，根据分区大小和切割分组平衡因子，用贪心算法规则遍历无连接关系的聚类Cluster，分配到不同分区；

S4、优化调整：根据FM算法(Fiduccia-Mattheyses algorithm)计算可移动顶点收益，进行调整，优化切割大小。

进一步地，所述S1中还包括：现场可编程门阵列FPGA(Field Programmable GateArray)的逻辑门Gates资源映射为超图顶点Vertices，连线Nets映射为超边Hyperedges，进行逻辑电路到超图的建模；同时将待分割FPGA分组之间的物理连线资源作为设计配置约束资源。

进一步地，在配置分组互联优先场景下，若切割大小超出分组互联约束，移动顶点收益较大的顶点，降低切割大小，以满足分组互联规则。

进一步地，S2中，构造子图的过程包括，用图的深度优先算法，遍历超图，根据超边连线权重，把权重大的顶点聚类构造为一个子图。

进一步地，在S4优化调整过程中，同时计算分组平衡因子和分组互联约束规模：若分组平衡因子和分组互联冲突，根据用户配置优先级调整，满足优先级高的配置约束规则。

进一步地，还包括，对分组互联约束规则下的切割分组结果，根据迷宫规划算法遍历分割结果，判断是否所有分组互联可达，若超出互联权重，则跳转S4重新进行优化调整过程。

本发明的多个FPGA的设计分割方法，该方法在传统的基于资源权重最小割算法里面加入一种基于最优迷宫路径规划的处理，可以实现对多FPGA原型系统分割过程中满足FPGA之间互联约束规则下，得到一个最优的分割结果。