[发明专利]核分区电路与测试装置

说明书

一种核分区电路，包括第一解压缩电路、第二解压缩电路、第一切换电路、隔离扫描电路、第一压缩电路与第二切换电路。第一解压缩电路接收并解压缩输入信号。第二解压缩电路接收并解压缩输入信号。第一切换电路依据第一控制信号输出第一解压缩电路或第二解压缩电路的输出信号。隔离扫描电路耦接第一切换电路，接收第一解压缩电路或第二解压缩电路的输出信号，以扫描核分区电路的内部或端口。第一压缩电路耦接隔离扫描电路，接收并压缩核分区电路的内部逻辑。第二压缩电路耦接隔离扫描电路，以接收并压缩核分区电路的端口逻辑。第二切换电路耦接第一压缩电路与第二压缩电路，依据第一控制信号输出压缩的核分区电路的内部逻辑或端口逻辑。

技术领域

本发明涉及系统芯片领域，尤其涉及一种核分区电路与测试装置。

背景技术

在传统可测试性设计(design for testability,DFT)装置(下文简称为测试装置)的设计上，测试装置中的每个核分区(core partition)电路的隔离链(wrapper chain)在外部测试模式(extest mode)下都需要连接到上一级分区(partition)电路的压缩电路上。因而，对测试装置的设计来说，上一级的分区电路的设计会与下一级的核分区电路的隔离链的结构相关，一旦核分区电路中的隔离链的结构发生变化，对应的上一级的分区电路的压缩电路结构的设计上也会受到影响。

由于上一级的分区电路的设计总是需要考虑下一级的核分区电路的隔离链的结构，且每个核扫描链的结构发生变化后，上一级的分区电路的压缩电路结构也必须跟随变化，如此会增加电路设计上的复杂度及不便性。因此，如何改善测试装置的设计仍是值得研究的课题。

发明内容

本发明提供一种核分区电路与测试装置，藉以减少电路设计上的复杂度及增加使用上的便利性。

本发明提供一种核分区电路，包括第一解压缩电路、第二解压缩电路、第一切换电路、隔离扫描电路、第一压缩电路与第二切换电路。第一解压缩电路接收并解压缩输入信号。第二解压缩电路接收并解压缩输入信号。第一切换电路依据第一控制信号输出第一解压缩电路或第二解压缩电路的输出信号。隔离扫描电路耦接第一切换电路，接收第一解压缩电路或第二解压缩电路的输出信号，扫描核分区电路的内部或端口，以产生第一内部逻辑或端口逻辑。第一压缩电路耦接隔离扫描电路，接收该第一内部逻辑，第一压缩电路依据第一内部逻辑产生并压缩核分区电路的内部逻辑。第二压缩电路耦接隔离扫描电路，以接收并压缩核分区电路的端口逻辑。第二切换电路耦接第一压缩电路与第二压缩电路，依据第一控制信号输出压缩的核分区电路的内部逻辑或端口逻辑。

本发明所公开的测试装置，包括压缩逻辑电路与第一核分区电路。其中第一核分区电路包括第一解压缩电路、第二解压缩电路、第一切换电路、隔离扫描电路、第一压缩电路与第二切换电路。第一解压缩电路接收并解压缩输入信号。第二解压缩电路接收并解压缩输入信号。第一切换电路依据第一控制信号输出第一解压缩电路或第二解压缩电路的输出信号。隔离扫描电路耦接第一切换电路，接收第一解压缩电路或第二解压缩电路的输出信号，扫描第一核分区电路的内部或端口，以产生第一内部逻辑或端口逻辑。第一压缩电路耦接隔离扫描电路，以接收该第一内部逻辑，第一压缩电路依据第一内部逻辑产生并压缩第一核分区电路的内部逻辑。第二压缩电路耦接隔离扫描电路，以接收并压缩第一核分区电路的端口逻辑。第二切换电路耦接第一压缩电路与第二压缩电路，依据第一控制信号输出压缩的第一核分区电路的内部逻辑或端口逻辑。当测试装置处于内部测试模式，第一核分区电路独立运作。当测试装置处于外部测试模式，第一核分区电路与压缩逻辑电路同时运作。