[发明专利]基于比特翻转算法加速软译码的联合译码方法及系统

说明书

本发明公开了一种基于比特翻转算法加速软译码的联合译码方法及系统，该方法包括获取FLASH信道的似然比和校验矩阵信息，采用和积算法更新变量矩阵，采用和积算法更新校验矩阵，判断变量矩阵似然比差值的离散程度是否大于预设阈值；若是，则对软译码进行提前终止，否则重新更新变量矩阵和校验矩阵，采用比特翻转算法对更新后的硬判决输入序列进行进行比特翻转迭代，输出译码结果。本发明通过对软译码模块进行提前终止，将译码进程推进至硬译码可实现范围内，然后使用硬译码进行迭代译码，可以使得软译码的迭代延迟进一步降低，进而减少整体的译码时间；本发明在保持原本芯片面积不会有较大增长的情况下，实现了有效降低软译码的延迟。

技术领域

本发明涉及FLASH控制器译码技术领域，具体涉及一种基于比特翻转算法加速软译码的联合译码方法及系统。

背景技术

随着工艺节点的不断进步，FLASH的芯片尺寸在不断缩减，闪存单元间干扰噪声影响愈发严重，FLASH的可靠性问题越发需要引起关注，而市场上也涌现了一些差错控制技术来修正传输的准确率，如BCH码与RS码等一系列的纠错方法，但是由于其纠错能力有限，目前已经逐渐被淘汰，而LDPC码由于其拥有更好的纠错特性，使其更符合闪存的纠错需求。

而随着纠错需求进一步上升，以比特翻转判决法为代表的硬译码方法逐渐被一些软译码算法所取代，基于阈值电压感知的LLR获取方法也成为闪存控制器主要获取LLR信息的方式。

但由于闪存控制芯片的设计中往往需要考虑PPA指标因素，软译码电路往往具有相比于硬译码电路更高的译码延迟，对整体的性能带来较大的影响。如何在进行软译码的同时降低软译码的延迟是目前主要的问题关键。

发明内容

针对现有技术中的上述不足，本发明提供了一种基于比特翻转算法加速软译码的联合译码方法及系统。

为了达到上述发明目的，本发明采用的技术方案为：

第一方面，本发明提供了一种基于比特翻转算法加速软译码的联合译码方法，包括以下步骤：

S1、获取FLASH信道的似然比和校验矩阵信息；

S2、采用和积算法更新校验节点矩阵；

S3、根据步骤S2中更新后的校验节点矩阵采用和积算法更新变量节点矩阵，同时根据信息可靠性指标对硬判决输入序列进行更新；

S4、判断变量节点矩阵似然比差值的离散程度是否大于预设阈值；若是，则对软译码进行提前终止，并进行步骤S5；否则返回步骤S2；

S5、采用比特翻转算法对更新后的硬判决输入序列进行进行比特翻转迭代，输出译码结果。

该方案的有益效果是：本发明针对目前LDPC软译码算法具有较大的译码延迟的问题，采用基于比特翻转算法协助软译码算法加速译码迭代的方法，通过对软译码模块进行提前终止，将译码进程推进至硬译码可实现范围内，然后使用硬译码进行迭代译码，由于硬译码的译码时间远小于软译码，从而可以使得软译码的迭代延迟进一步降低，进而减少整体的译码时间；本发明在保持原本芯片面积不会有较大增长的情况下，实现了有效降低软译码的延迟。

进一步地，所述步骤S1开始前还包括步骤：

得到硬判决输入序列z＝{z1，z2，......，zi}，并获取校验矩阵进行编码。

该进一步方案的有益效果是：对输入序列进行了有效的编码，使得可以通过采用LDPC译码方法对整个序列进行有效的译码和纠正。

进一步地，所述步骤S1中FLASH信道的似然比信息表示为：

P0＝{p1，p2，……，pi}

P1＝1-P0

其中，P0表示各比特位为0的概率，P1表示各比特位为1的概率。