[发明专利]FPGA片内时钟占空比测试方法和时钟自测FPGA

说明书

FPGA片内时钟占空比测试方法和时钟自测FPGA，涉及集成电路技术。本发明的时钟自测FPGA，包括I/O接口单元、时钟管理电路单元、被测时钟网络，其特征在于，还包括一个D触发器，时钟管理电路单元的输入端连接时钟源，时钟管理电路单元的第一输出端与被测时钟网络的输入端连接，被测时钟网络的输出端连接到D触发器的D端，时钟管理电路单元的第二输出端与采样时钟网络的输入端连接，采样时钟网络的输出端连接到D触发器的CLK端，D触发器的输出端连接到输出逻辑检测功能电路，输出逻辑检测功能电路与I/O接口单元连接，一个动态相移逻辑功能控制模块与时钟管理电路单元连接。本发明降低了对测试仪器设备的指标要求。

技术领域

本发明涉及集成电路技术。

背景技术

通过FPGA的I/O测试接口，使用脉冲码型发生器、信号源等仪器设备向被测件输入时钟信号，然后使用示波器测量输出时钟信号的占空比参数是最为常规的测试方法。通过对比输入时钟信号和输出时钟信号，可以测量得到时钟信号占空比的参数性能变化。该测试方法易于操作和记录。但是高精度条件下的测试需要使用极高采样率的示波器，提高了测试成本。同时，受限于I/O接口的性能，限制了所能达到的最大测量频率。I/O接口的IBIS接口特性也会对占空比测试结果有影响。

发明内容

本发明所要解决的技术问题是，提供一种低成本的片内时钟信号测试技术。

本发明解决所述技术问题采用的技术方案是，FPGA片内时钟占空比测试方法，其特征在于，包括下述步骤：

1)由FPGA片内时钟电路管理单元处理源时钟信号，产生两路输出时钟，其中第一路输出时钟为相位固定时钟，第二路输出时钟为相移时钟；

2)第一路输出时钟输入FPGA片内被测时钟网络，将被测时钟网络的输出信号作为D触发器的D端输入信号，第二路输出时钟作为D触发器的CLK端输入时钟信号；

3)自初始状态起，以预设的时长为周期，第二路输出时钟在每一个周期内维持相位不变，在下一个周期内相位递增一个步进值Ps，直到测试终止；

4)以D触发器的输出方波作为计算依据，针对上升沿抖动区和下降沿抖动区，以抖动区中最先信号沿作为等效信号沿，或者以抖动区中最末信号沿作为等效信号沿，形成等效方波信号，计算等效方波的占空比，作为被测时钟网络的输出信号占空比。

进一步的，所述步骤2)包括：

调节输出时钟的频率，使第一路输出时钟频率为第二路输出时钟频率的M倍，M预设值，且为大于1的正整数。

时钟自测FPGA，包括I/O接口单元、时钟管理电路单元、被测时钟网络，其特征在于，还包括一个D触发器，时钟管理电路单元的输入端连接时钟源，时钟管理电路单元的第一输出端与被测时钟网络的输入端连接，被测时钟网络的输出端连接到D触发器的D端，时钟管理电路单元的第二输出端与采样时钟网络的输入端连接，采样时钟网络的输出端连接到D触发器的CLK端，D触发器的输出端连接到输出逻辑检测功能电路，输出逻辑检测功能电路与I/O接口单元连接，一个动态相移逻辑功能控制模块与时钟管理电路单元连接。

本发明通过使用FPGA片内电路资源构建测试功能电路，以更加直接的方式对片内时钟信号进行测试，同时降低了对测试仪器设备的指标要求，有效降低了测试成本。

通过在FPGA芯片上实测验证本发明可行。在不同测试条件下的测试效果如图6、7所示。其中，图6所对应的测试条件下的不稳定输出区域(对应于图5的5001)较窄；图7所对应的测试条件下时钟抖动增大，因此不稳定输出区域(对应于图5的5001)较宽。从图7中还可以看到，在高电平和低电平稳定输出区域，仍然有少量毛刺信号，该毛刺信号实际上是由FPGA芯片内部的时钟网络中存在的串扰信号所产生的。也就是说，使用该测试方法，不仅可以测量时钟信号的占空比，还可以用于观测时钟网络中存在的串扰信号。