[发明专利]一种对任意时钟频率进行时钟计数的方法和装置

说明书

本发明涉及时钟计数技术领域，提供了一种对任意时钟频率进行时钟计数的方法和装置。方法包括当原始时钟频率的标准时基为无限循环小数或有限小数时时，输出第一计数时基和第二计数时基构成工作时域计数，使得在计数时间轴上指定工作时域周期内，通过第一计数时基和第二计数时基，累加的计数时间值近似等于原始时钟频率的标准时基累加的原始计数时间值。本发明能够稳定精确地对任意时钟频率，尤其是对时钟周期为无限循环小数的频率进行时钟计数，可灵活地应用在各种频率的工作时钟场景下，降低设计复杂度和成本，为芯片设计带来优势。

【技术领域】

本发明涉及时钟计数技术领域，特别是涉及一种对任意时钟频率进行时钟计数的方法和装置。

【背景技术】

在5G技术快速应用的背景下，对高精度时钟同步的需求日益增加，目前解决网络时间同步技术的较佳方案是IEEE 1588协议，也称为精确时间协议。而一个高精度的时钟计数模块则是其中不可或缺的组成部分。

时钟计数就是以时钟周期为步距进行计数。对于时钟周期为有限小数的工作时钟，采用单一时基进行累加。而对于时钟周期为无限循环小数的工作时钟，若仍采用单一时基进行累加，则会造成不可避免的时钟计数偏差。

现有常用的规避方法是采用固定频点的时钟进行时钟计数，然后进行时钟域过渡，将时钟计数过渡到工作时钟域。这种方式不仅会带来额外的逻辑资源，还会因时钟域过渡造成时钟精度的下降。

现有常用的规避方法，是在工作时钟域之外，额外增加一个独立的计时时钟域，该计时时钟域的时钟周期通常为整数，如250MHz(4ns)。在计时时钟域下进行时间计数，所得的时间值再通过时钟域过渡设计同步到工作时钟域。

额外时钟域的引入，一般会增加对应的锁相环(Phase Locked Loop，简写为：PLL)，或者是一个时钟PIN脚输入。这会增加芯片时钟树的复杂度，增大硬件实现的难度。时钟域过渡设计则一般会采用异步先进先出(First Input First Output，简写为：FIFO)来进行数据同步，这增加了RAM资源以及对应的控制设计。

不仅如此，由于工作时钟与计时时钟频率的不一致，时间值的跨时钟域传递在一定程度上会导致时钟精度的下降。如图1所示，通过一种最简单的时钟域过渡设计，分别展示了时间值从慢时钟域过渡到快时钟域、从快时钟域过渡到慢时钟域的场景，以及由此带来的过渡时间值的抖动。

可以看出，增加额外计时时钟域的方案虽然规避了使用单一时基的计数漂移问题，但仍然会在工作时钟下产生时间值的抖动，而且这种抖动不可控制。

鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。

【发明内容】

本发明实施例要解决的技术问题是现有常用的规避方法是采用固定频点的时钟进行时钟计数，然后进行时钟域过渡，将时钟计数过渡到工作时钟域，这种方式不仅会带来额外的逻辑资源，还会因时钟域过渡造成时钟精度的下降的问题。

本发明实施例采用如下技术方案：

第一方面，本发明提供了一种对任意时钟频率进行时钟计数的方法，包括：

当原始时钟频率的标准时基为无限循环小数或有限小数时时，输出第一计数时基和第二计数时基构成工作时域计数，使得在计数时间轴上指定工作时域周期内，通过第一计数时基和第二计数时基，累加的计数时间值近似等于原始时钟频率的标准时基累加的原始计数时间值。

优选的，在工作时域计数中，所述第一计数时基和第二计数时基的计数占比为m:n，其中，相应m和n的参数取值，满足m个第一计数时基和n个第二计数时基的总计数时间值与相应m+n次数的原始计数时间值相差小于等于预设精度值。

优选的，所述第一计数时基和第二计数时基作为系统时钟累计参数值存储在终端本地，方法包括：