[发明专利]一种适用于多种数据带宽的加密模块

说明书

本发明涉及一种适用于多种数据带宽的加密模块，属于数字芯片设计技术领域。本发明设计的加密模块通过配置接口、总线接口、控制单元、FIFO存储器、数据寄存器、加解密算法单元等单元的协同工作，支持高速、低速两条独立的加密通道；支持加密数据的DMA功能，减少处理器负载；支持处理器配置的单次加解密功能，提供更多的低速数据的加解密方式选择；支持部分单元可裁剪，根据具体应用场景降低加密模块使用资源。本发明的加密模块可适用多种数据带宽的数据加解密，并支持可裁剪处理，从而增强加密模块的功能适应性，提高数字芯片的设计效率。

技术领域

本发明属于数字芯片设计技术领域，具体涉及一种适用于多种数据带宽的加密模块。

背景技术

数据加密是数字芯片设计中的常用功能，随着数字芯片的结构与功能越来越复杂，支持的外设接口种类也越来越多，比如高速的PCI-E、SATA接口，低速的UART、IIC等接口，不同速度的外设接口对数据加密功能的带宽适应性提出了更高的要求。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何设计一种适用于多种数据带宽的加密模块结构，支持对多种速率的数据进行加解密处理。

(二)技术方案

为了解决上述技术问题，本发明提供了一种适用于多种数据带宽的加密模块，包括配置接口、总线接口、控制单元、FIFO存储器、数据寄存器、加解密算法单元；

其中，所述配置接口连接外部的处理器，用于接收配置信息；

所述总线接口分为从设备接口与主设备接口，从设备接口连接外部的主设备或处理器，用于传输加解密数据或者接收配置信息，主设备接口连接外部的总线矩阵或存储器，用于传输加解密数据，实现加解密数据的DMA功能；

所述控制单元连接加密模块的全部单元，用于配置管理加密模块，其中配置信息由配置接口与从设备接口传入；

所述FIFO存储器连接从设备接口与加解密算法单元，用于缓存预设高速接口数据；

所述数据寄存器连接从设备接口与加解密算法单元，用于缓存预设低速接口数据；

所述加解密算法单元连接FIFO存储器、数据寄存器与主设备接口，用于实现加解密逻辑运算，内置的第一算法核心与第二算法核心逻辑相同。

优选地，当利用所述加密模块实现的高速数据加解密流程、低速数据加解密流程中存在不使用的流程时，可裁剪其对应的数据通道单元。

优选地，当高速数据加解密流程与低速数据加解密流程不同时应用时，可裁剪加解密算法单元中的第二算法核心，使用第二算法核心的流程均可由第一算法核心代替。

优选地，当高速数据加解密流程与低速数据加解密流程不同时应用时，可裁剪数据寄存器，使用数据寄存器的流程均可由FIFO存储器代替。

优选地，当配置接口与从设备接口使用完全相同的总线配置时，可裁剪配置接口。

本发明还提供了一种所述的加密模块的工作方法，包括高速数据加解密流程：

数据通道由从设备接口、FIFO存储器、加解密算法单元的第一算法核心、主设备接口构成；加密流程为：首先由控制单元接收处理器配置信息，完成加密流程的配置管理，待加密数据由从设备接口接收，存储至FIFO存储器，当数据量达到算法运算要求时，数据进入加解密算法单元的第一算法核心进行加密逻辑运算，待运算完成后由主设备接口传输至已配置的目的地；解密流程为：首先由控制单元接收处理器配置信息或从设备接口的读请求，完成解密流程的配置管理，待解密数据由主设备接口读取，存储至加解密算法单元的第一算法核心，当数据量达到算法运算要求时，数据进行解密逻辑运算，运算完成后存储至FIFO存储器，之后由从设备接口读取。