[发明专利]基于双核ARM SoC计算机FPGA重构系统及操作方法

权利要求书

1.一种基于双核ARM SoC计算机FPGA重构系统，其特征在于：包括双核ARM SoC与FPGA，所述的FPGA包括输入开关量采集逻辑模块、输出开关量控制逻辑模块、中断处理逻辑模块、AD智能采集模块、时钟输出模块、遥测UART模块以及CAN核模块；双核ARM SoC与FPGA之间连接EMIF总线、UART总线以及FPGA重构配置引脚；双核ARM SoC通过DDR总线连接DDR3 RAM，双核ARM SoC通过SPI控制总线连接SPI FLASH，所述的SPI FLASH不同的扇区内用于存放双核ARM SoC与FPGA的不同代码；双核ARM SoC连接1路冗余的1553B通信总线，通过1553B通讯接口实现外设与计算机的通信；

所述的FPGA重构过程分为三个阶段：

第1阶段：启动和初始化；

FPGA上电正常后，检测其专用的配置模式管脚M0～M2的电平，从而确定从并加载模式；当其PROG_B引脚接收到低脉冲后便进行FPGA异步复位，使得FPGA内部逻辑清零；PROG_B被置高后，表示停止外部复位，此时，INIT_B引脚会自动产生一个由低到高的跳变，

指示FPGA内部初始化完成，可以进行数据下载；

第2阶段：比特流加载；

INIT_B信号变高后，不需要额外的等待时间，立即开始数据的配置；比特流数据在外部CCLK信号上升沿按字节方式置入，其中的同步Synchronization信号、检测器件ID号和配置数据中的ID号是否匹配Device ID Check信号、下载数据流Load Configuration Data信号和CRC校验CRCCheck信号对用户是完全透明的，同步字、配置数据中ID号和CRC校验和都是在生成配置数据文件时和配置数据一起打包，嵌入在配置数据文件当中；

第3阶段：Startup启动；

在成功校验CRC码位后，FPGA进入Startup状态；加载完成后FPGA释放外部DONE引脚，对外输出高阻态，由外部上拉高，指示FPGA加载成功。

2.根据权利要求1所述的基于双核ARM SoC计算机FPGA重构系统，其特征在于：所述的双核ARM SoC采用LSoCAM0201电路，以双核CPU Cortex A9作为主处理器，每个核同时包含SIMD架构的NEON协处理器，能够实现多任务之间快速切换。

3.根据权利要求1所述的基于双核ARM SoC计算机FPGA重构系统，其特征在于：所述的FPGA采用SMQ4V系列的SMQ4VLX25FF668芯片，现场可编程并能灵活配置组合。

4.根据权利要求1所述的基于双核ARM SoC计算机FPGA重构系统，其特征在于：所述的DDR3 RAM选用SM41J128M16M，采用差分时钟输入的双倍速率数据架构实现高速运行的同步动态随机存储器，能够通过行地址、列地址对内部存储单元进行选择，通过标准指令激活器件后，进行读写操作；性能指标满足参考GJB7400-2011制定的军温塑封级要求。

5.根据权利要求1所述的基于双核ARM SoC计算机FPGA重构系统，其特征在于：所述的FLASH采用SM25P64芯片，通过一个高速SPI接口总线访问，整个存储器能够通过BLUK ERASE命令来擦除，或者通过Sector Erase命令一次置擦除一个Sector。

6.根据权利要求1所述的基于双核ARM SoC计算机FPGA重构系统，其特征在于：所述的1553B通信总线将FPGA bin代码装订在片外FLASH扇区中，上电后，FPGA通过外部配置引脚MODE PIN识别FPGA工作在Slave SelectMAP配置模式，SoC从片外FLASH中读取预先装订好的FPGA bin代码，通过配置引脚，完成FPGA代码重构。