[发明专利]应用于多速率的高线性度的相位插值器及采用其的电路

说明书

一种相位插值器，包括电流可控的尾电流管、时钟边沿斜率与幅度控制单元和插值相位产生单元，其中，电流可控的尾电流管，用于产生随锁相环时钟频率变化趋势相同的电流并提供给所述时钟的边沿斜率与幅度控制单元；时钟边沿斜率与幅度控制单元，用于根据偏置电流值动态调整时钟信号的边沿斜率和幅度；插值相位产生单元，输入信号来源于所述时钟边沿斜率与幅度控制单元，用于产生并输出最终的插值相位。本发明提供了一种应用于多速率的高线性度的相位插值器，通过将低速时钟的陡峭时钟边沿转化得平缓，同时可将高速时钟的平缓时钟边沿转化得陡峭，从而实现多速率的高线性度的相位插值功能。

技术领域

本发明涉及集成电路领域，特别涉及到一种用于多速率高速数据传输系统中高线性度的相位插值器电路。

背景技术

时钟数据恢复电路(CDR，clock and data recovery)是高速串行接口电路中接收器(RX，receiver)的关键部分。一般有两种结构：一种是基于锁相环(PLL，phase lockedloop)的CDR，这种结构的电路依靠压控振荡器(VCO，voltage controlled oscillator)来产生数据采样时钟；一种是基于数字锁相环(DPLL，digital phase locked loop)的CDR，依靠数字积分器(DI，digital integrator)和相位插值器(PI，phase interpolator)来代替VCO提供采样时钟。

由于一个完整的高速串行接口电路中包含锁相环、发送器(TX，transmitter)和接收器，使基于DPLL的CDR可以节省掉一个VCO所占的面积和功耗。同时，DPLL中包含的数字滤波器(DLF，digital loop filter)使这种CDR电路的抗PVT(process，voltage andtemperature)变化能力更强，电路鲁棒性更好。所以，这种CDR电路相比较基于模拟锁相环的CDR更加流行。

基于DPLL的CDR电路的性能依赖于PI的线性度，更高的PI线性度意味着更稳定的CDR负反馈环路和更好的频率容差。对于无论是传统的电流模逻辑(CML，current modelogic)PI还是传统的电压模逻辑(VML，voltage mode logic)PI，为了实现高线性度，输入的时钟信号的斜率和幅度必须控制在合理范围内，所以传统结构的PI只适用于单速率数据信号传输。

因此，亟需一种可以用于多速率的高线性度的相位插值器。

发明内容

有鉴于此，本发明的主要目的在于提供一种应用于多速率的高线性度的相位插值器，以期部分地解决上述技术问题中的至少之一。

为了实现上述目的，作为本发明的一方面，提供了一种相位插值器，包括电流可控的尾电流管、时钟边沿斜率与幅度控制单元和插值相位产生单元，其中，

电流可控的尾电流管，用于产生随锁相环时钟频率变化趋势相同的电流并提供给所述时钟的边沿斜率与幅度控制单元；

时钟边沿斜率与幅度控制单元，用于根据偏置电流值动态调整时钟信号的边沿斜率和幅度；

插值相位产生单元，输入信号来源于所述时钟边沿斜率与幅度控制单元，用于产生并输出最终的插值相位。

其中，所述相位插值器为模拟相位插值器。

其中，所述时钟边沿斜率与幅度控制单元包括两组电流模逻辑电路，所述两组电流模逻辑的偏置电流由所述电流可控的尾电流管提供。

其中，所述时钟边沿斜率与幅度控制单元的输入为相位相差90°的两对差分时钟信号。

其中，所述插值相位产生单元采用电流模逻辑的结构，两组偏置电流由数字码控制，四个输入信号由时钟边沿斜率与幅度控制单元的四个输出信号提供。